申请/专利权人：杭州电子科技大学

申请日：2023-12-25

公开（公告）日：2024-03-05

公开（公告）号：CN117648901A

主分类号：G06F30/392

分类号：G06F30/392;G06F30/394;G06F30/398

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.03.22#实质审查的生效;2024.03.05#公开

摘要：本发明公开一种基于CadenceSiPDigitalLayout的设计规则检查方法。该方法是通过编写SiP工具插件的方法对void间距进行了全面的检查，分为shape之间的void检查、shape轮廓的void检查以及shape内部void的检查三个部分，并将不符合规则的版图区域信息输出或者在版图上进行标记。本发明解决了现有的CadenceSiPDigitalLayout检查void间距情况单一，无法满足实际基板版图设计检查需要的问题，确保设计的可制造性和性能，减少后期修复问题的成本，缩短了SiP设计制造的周期。

主权项：1.一种基于CadenceSiPDigitalLayout的DRC规则检查方法，其特征在于，该方法包括以下步骤：步骤S01：获取DRC规则文件中的层信息、对void设计规则所规定的void间距最小值；所述层信息包括版图中的每个层的层名称；步骤S02：对步骤S01中获得的层信息和对void设计规则所规定的最小值进行void的间距检查，得到不符合DRC规则的版图坐标；步骤S03：利用不符合DRC规则的所述版图坐标，得到不符合规则文件要求的版图区域，作为错误信息输出。

全文数据：

权利要求：

百度查询： 杭州电子科技大学 一种基于Cadence SiP Digital Layout的DRC规则检查方法

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