申请/专利权人：华东师范大学

申请日：2022-04-12

公开（公告）日：2024-03-22

公开（公告）号：CN115002304B

主分类号：H04N23/54

分类号：H04N23/54;H04N5/765;H04N5/907;H04N7/01;H04N19/436

优先权：

专利状态码：有效-授权

法律状态：2024.03.22#授权;2022.09.20#实质审查的生效;2022.09.02#公开

摘要：本发明公开了一种视频图像分辨率自适应转换装置，该装置包括：摄像头解码模块、DDR3存储读写控制模块、BRAM存储读写控制模块、Scaler算法处理模块、视频流输出模块以及时钟模块。本发明为了解决使用CMOS摄像头时，实时视频流的分辨率与终端显示器的分辨率自适应转换困难的问题。本发明提供CMOS摄像头DVP接口、CMOS摄像头MIPI接口、VGA视频输出接口、HDMI视频输出接口、1080P高清视频流显示、DDR3大容量视频数据帧储存，适合集中式接入使用，为CMOS摄像头视频流的分辨率实时调整，和多路视频流同屏显示提供了一种全新的解决方案。

主权项：1.一种视频图像分辨率自适应转换装置，其特征在于：该装置包括摄像头解码模块、DDR3存储读写控制模块、BRAM存储读写控制模块、Scaler算法处理模块、视频流输出模块以及时钟模块，所述摄像头解码模块与DDR3存储读写控制模块及时钟模块相连；所述DDR3存储读写控制模块与摄像头解码模块、BRAM存储读写控制模块及时钟模块相连；所述BRAM存储读写控制模块与DDR3存储读写控制模块、Scaler算法处理模块、视频流输出模块及时钟模块相连；所述Scaler算法处理模块与BRAM存储读写控制模块及时钟模块相连；所述视频流输出模块与BRAM存储读写控制模块及时钟模块相连；所述时钟模块与摄像头解码模块、DDR3存储读写控制模块、BRAM存储读写控制模块、Scaler算法处理模块及视频流输出模块相连；其中，所述摄像头解码模块包括CMOS摄像头、FPGA芯片上的DVP接口或MIPI接口；所述DDR3存储读写控制模块包括DDR3芯片、FPGA芯片内的DDR3输入FIFO及FPGA芯片内的DDR3输出FIFO；所述BRAM存储读写控制模块包括FPGA芯片内的BRAM及FPGA芯片内的BRAM输出FIFO；所述Scaler算法处理模块包括FPGA芯片内的Scaler算法电路及矩阵按键；所述视频流输出模块包括显示屏及FPGA芯片上的VGA接口或HDMI接口；所述时钟模块包括晶体振荡器及FPGA芯片内的锁相环；其中，DVP接口或MIPI接口、DDR3输入FIFO、DDR3输出FIFO、BRAM、BRAM输出FIFO、Scaler算法电路、VGA接口或HDMI接口与锁相环均是FPGA芯片内部的电路；所述Scaler算法处理模块的Scaler算法电路与矩阵按键、BRAM、BRAM输出FIFO、锁相环相连接；所述Scaler算法电路实现Scaler算法，进行图像的插值；Scaler算法电路实时读取矩阵按键，得到用户输入的参数：显示起始横坐标X0、显示起始纵坐标Y0、显示长度L、显示宽度H；当BRAM输出FIFO中的数据量少于一半时，BRAM输出FIFO对Scaler算法电路发出计算请求；Scaler算法电路收到计算请求后，开始执行算法，先根据显示屏坐标的映射公式：x，y→x*A，y*B，得到待求坐标点x0，y0映射后的坐标点x0*A，y0*B；其中，A与B分别为视频源分辨率的长与宽；之后根据视频源坐标的映射公式：u，v→u*L，v*H，找到满足以下不等式组的u0，v0： 之后，Scaler算法电路依次从BRAM中读取坐标为u0，v0、u0，v0+1、u0+1，v0和u0+1，v0+1的四个像素值：Pu0，v0、Pu0，v0+1、Pu0+1，v0和Pu0+1，v0+1，再根据双线性插值公式：Px0，y0＝[Pu0，v0+Pu0，v0+1+Pu0+1，v0+Pu0+1，v0+1]4计算得到目标点的像素值Px0，y0，最后将该像素值存入BRAM输出FIFO中，并更新待求坐标点为x0+1，y0。

全文数据：

权利要求：

百度查询： 华东师范大学 一种视频图像分辨率自适应转换装置

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