申请/专利权人：英特矽尔美国有限公司

申请日：2017-04-26

公开（公告）日：2024-03-29

公开（公告）号：CN107316862B

主分类号：H01L27/02

分类号：H01L27/02

优先权：["20160426 US 62/327,719","20170310 US 62/469,894"]

专利状态码：有效-授权

法律状态：2024.03.29#授权;2019.05.17#实质审查的生效;2017.11.03#公开

摘要：增强ESD钳位器具有连接在MOSFET器件的主体端子和源极端子之间的电阻器。在一个示例性实施例中，MOSFET器件是接地栅极NMOSggNMOS晶体管器件，所述电阻器“体电阻”在外部连接至MOSFET器件。在另一个实施例中，MOSFET器件是ggPMOS晶体管器件。在另一个实施例中，体电阻设置在MOSFET器件内部并在内部连接到MOSFET器件。在任何情况下，当ESD事件发生时，体电阻的电阻值决定ESD钳位器的触发电压将被降低至的电平。

主权项：1.一种静电放电ESD钳位装置，包括：MOSFET器件，其具有源极端子、漏极端子、主体端子和栅极；输入输出（IO）焊盘，其耦合到所述漏极端子；其中所述栅极端子和所述源极端子直接耦合到参考电位；和电阻器，其耦合到所述MOSFET器件的所述主体端子和所述源极端子，其中所述电阻器的电阻值是可选择的以降低所述ESD箝位装置的触发电压。

全文数据：増强静电放电ESD钳位器[0001]相关申请的交叉引用[0002]本申请要求于2016年4月26日提交的美国临时专利申请序列号62327,719和2017年3月10日提交的美国临时专利申请序列号62469,894的优先权，这些申请的全部内容通过引用并入本文。技术领域[0003]本实施例大体涉及静电放电ESD保护，更具体地涉及用于集成电路的增强ESD钳位器。背景技术[0004]金属氧化物半导体场效应晶体管M0SFET器件通常用于CMOS集成电路中的静电放电ESD保护，以将任何大的ESD感应电压脉冲钳位到足够低的水平，以避免损坏所涉及的集成电路芯片中的半导体器件和或金属互连。然而，用于ESD保护的现有的基于M0SFET的钳位器不能保护导通电压低于所使用的ESD钳位器的触发电压的任何半导体器件。发明内容[0005]实施例提供了一种增强ESD钳位器，其电阻器连接在M0SFET器件的主体端子和源极端子之间。在一个示例性实施例中，M0SFET器件是接地栅极NMOSggNMOS晶体管器件，所述电阻器（“体电阻”）外部连接至M0SFET器件。在另一个实施例中，M0SFET器件是ggPMOS晶体管器件。在另一个实施例中，体电阻设置在M0SFET器件内部并在内部连接到M0SFET器件。在任何情况下，体电阻的电阻值决定ESD钳位器的触发电压当ESD事件发生时将被降低至的电平。因此，电路设计者或制造商可以为体电阻选择合适的电阻值，如果ESD事件要发生，该电阻值将使ESD钳位器的触发电压降低到低于所涉及的集成电路中的任何半导体器件的导通电压的电平。附图说明[0006]结合附图回顾以下具体实施方案的描述，本实施方案的这些和其它方面和特征对于本领域普通技术人员将变得显而易见，其中：[0007]图1A和1B是描绘用于增强ESD保护的ESD钳位装置的相关示意性电路图，其可以用于实现本发明的一个示例性实施例。[000S]图2是描绘对于可应用于根据本发明的一个示例性实施例而配置的ESD钳位装置的多个体电阻的电阻值的传输线脉冲TLP电流A对电压v测量曲线的图表。[0009]图3描绘了根据本发明的一个示例性实施例的用于增强ESD保护的ESD钳位装置的操作方法的流程图。[0010]图4描绘了根据本发明的一个或多个实施例的可用于实现用于增强ESD保护的ESD钳位装置的示例性发射机接收机系统的示意性框图。[0011]图5描绘了根据一个或多个本发明的实施例的被配置为多路复用器多路分用器例如，MUX开关系统的示例性模拟开关的示意性框图，其可以用于实现用于增强ESD保护的ESD钳位装置。具体实施方式[0012]现在将参考附图详细描述本实施例，附图被提供为实施例的说明性示例，以使本领域技术人员能够实践本领域技术人员显而易见的实施例和替代方案。值得注意的是，下面的附图和实施例并不意味着将本发明实施例的范围限制为单个实施例，而是通过交换所描述或所示元件中的一些或所有元件来实现其他实施例。此外，在本实施例的某些元件可以使用已知部件部分或完全实现的情况下，将仅描述理解本实施例所必需的这些已知部件的那些部分，以及这些已知部件的其它部分的详细描述将被省略，以免使本实施例变得模糊。被描述为以软件实现的实施例不应该被限制于此，而是可以包括以硬件实现的实施方式，或软件和硬件的组合，反之亦然，这对本领域技术人员将是显而易见的，除非另有说明。在本说明书中，表示特殊组件的实施例不应被认为是限制性的;相反，本公开旨在涵盖包括多个相同组件的其他实施例，反之亦然，除非本文另有明确说明。此外，申请人不打算在说明书或权利要求中的任何术语被归为不常见或特殊的含义，除非明确阐明。此外，本实施例包括本文通过说明的方式参考的己知组件的当前和将来已知的等同物。[0013]金属氧化物半导体场效应晶体管MOSFET器件通常用于CMOS集成电路中的静电放电ESD保护，以将任何大的ESD感应电压脉冲钳位到足够低的水平，以避免损坏所涉及的集成电路芯片中的半导体器件和或金属互连。然而，用于ESD保护的现有的基于MOSFET的钳位器不能保护导通电压低于所使用的ESD钳位器的触发电压的任何半导体器件。因此，如果发生ESD事件，则半导体器件以及集成电路芯片可能会失效。然而，如下所述，尽管存在现有的基于MOSFET的ESD钳位器的上述问题，但是本发明在集成电路、晶片、芯片和晶粒中通过新颖的基于MOSFET的ESD钳位器的增强ESD保护的方法来解决这些和其他相关问题。[0014]本发明的实施例提供了一种增强的ESD钳位器，其具有连接在MOSFET器件的主体端子和源极端子之间的电阻器。在一个示例性实施例中，MOSFET器件是接地栅极NM0SggNMOS晶体管器件，所述电阻器（“体电阻”）外部连接至MOSFET器件。在另一个实施例中，MOSFET器件是ggPMOS晶体管器件。在另一个实施例中，体电阻设置在MOSFET器件内部并内部连接到MOSFET器件。在任何情况下，体电阻的电阻值决定当ESD事件发生时ESD钳位器的触发电压将被降低至的电平。因此，电路设计者或制造商可以为体电阻选择合适的电阻值，如果要发生ESD事件，该电阻值将使ESD钳位器的触发电压降低到低于所涉及的集成电路中的任何半导体器件的导通电压的电平。[0015]图1A示出了可用于实现本发明的一个示例性实施例的增强ESD钳位装置丨00a的示意性电路图。参考图1A所示的示例性实施例，ESD钳位装置l〇〇a包括MOSFET器件102a。对于该示例性实施例，MOSFET器件10¾是ggNMOS晶体管器件。然而，在另一个实施例中，可以利用任何合适的M0S晶体管器件（例如，NM0S或PM0S来实现MOSFET器件102a。例如，如果ggPMOS晶体管中对应的寄生PNP双极晶体管的0值足够高，则MOSFET器件102a可以是P-M0SFET器件而不是N-M0SFET器件。返回到图1A，M0SFET器件102a的漏极端子104a连接到输入输出（IO焊盘106a，M0SFET器件102a的栅极端子l〇8a和源极端子ll〇a连接到接地触点112a。例如，IO焊盘106a可以连接到要相对于ESD事件得到保护的集成电路的端口或引脚，所述ESD事件例如是该端口或引脚上的静电放电。电阻器n4a“体电阻”）连接到主体端子116a和接地触点112a。值得注意的是，连接在MOSFET器件10¾的主体端子1lfe和接地触点112a之间的电阻器114a的电阻值被选择为将ESD钳位装置l〇〇a的触发电压降低到合适的电平，使得如果要发生ESD事件，则ESD钳位装置100a可以保护通常具有比ESD钳位装置l〇〇a的触发电压低的导通电压的每个半导体器件。_6]图1B示出了图1A所示的ESD钳位装置100a的侧视截面图。参考图1B所示的示例性实施例，ESD钳位装置100b包括MOSFET器件l〇2b。对于该示例性实施例，MOSFET器件102b是ggNMOS晶体管器件。然而，在另一个实施例中，可以利用任何合适的M0S晶体管器件例如，NM0S或PMOSFET来实现MOSFET器件10¾。例如，如果ggPMOS晶体管中对应的寄生PNP双极晶体管的P值足够高，则MOSFET器件10¾可以是P-M0SFET器件而不是N-M0SFET器件。回到图1B所示的示例性实施例，MOSFET器件102b形成在将MOSFET器件102b与N型半导体衬底即，P型本底掺杂）隔离的轻掺杂深P阱区域118b中。例如，P阱区域118b可以通过使用合适的注入工艺将掺杂剂注入到具有N型导电性的半导体材料的区域或层的表面中来形成。然而，如果MOSFET器件102b在不同实施例中是ggPMOS晶体管器件，则MOSFET器件102b可以形成在轻掺杂的深N讲区域中，该区域将MOSFET器件102b与P型半导体衬底N型本底掺杂）隔离。[0017]对于该实施例，MOSFET器件l〇2b的漏极104b具有N+导电性并连接到10焊盘106b。MOSFET器件102b的栅极10訃连接到接地触点112b，接地触点112b又可以连接到要相对于ESD事件得到保护的集成电路的电路接地。MOSFET器件102b的源极110b具有N+导电性，并且还连接到接地触点112KM0SFET器件102b的主体11¾具有P+导电性并且连接到体电阻114b的第一端，并且体电阻114b的第二端连接到接地触点112b。值得注意的是，在ESD事件发生期间，当ggNMOS晶体管器件102b被触发并导通时，漏极104b、栅极108b和源极110b分别形成gg醒0S晶体管器件中的寄生NPN双极晶体管120b的集电极（104b，基极（108b和发射极110b。[0018]在ESD钳位装置100b的示例性操作中，参考图1B，如果在被保护的电路中没有发生ESD事件例如，“正常”操作），则ESD钳位装置100b保持“关闭”（例如，非活动或非导电），而MOSFET器件102b的栅源电压Vgs保持基本上等于0V。然而，如果在与IO焊盘l〇6b连接的受保护集成电路的输入或输出）引脚上发生ESD事件（例如静电放电），则当MOSFET器件102b的漏-体结上的电压达到雪崩击穿电压电平时，由漏极104bg卩，寄生晶体管120b的集电极）、主体116bS卩，寄生晶体管120b的基极和源极110b即，寄生晶体管l〇2b的发射极形成的寄生NPN双极晶体管120b被导通例如，活动或导电）。在这一点上，由MOSFET器件102b的漏-体结击穿的电离冲击导致的迁移孔（由标记为h+的箭头所示通过增加使得寄生NPN双极晶体管120b“接通”的体-源结上的电压而在MOSFET器件中引起双极作用。结果，体电阻114b两端的电压降增加。因此，寄生NPN双极晶体管120b的基-射结以比通常明显更低的漏源极电压电平达到正向偏置电压电平，这又大大降低了ESD钳位装置的触发电压电平100b。因此，如图2如下所述的图所示，可以选择体电阻114b的电阻值，以确定ESD钳位装置l〇〇b的期望的触发电压电平。[0019]图2是描绘可应用于根据本发明的一个示例性实施例配置的ESD钳位装置的多个体电阻的电阻值的示例性传输线脉冲TLP电流A对电压V的测量曲线的图表200。例如，图2中所示的图表200在点202和204处表示，随着体电阻的电阻值增加，正在使用的ggNMOSESD钳位装置的触发电压V在大约11•〇v至6•85V之间变化。此外，例如，图2中的点2〇6和2〇8表示，当使用25KQ体电阻时（例如，连接在主体端子116b和源极端子ll〇b之间），所使用的ggNMOSESD钳位装置的触发电压v从大约9.5V减小到7.0V。[0020]图3描绘了根据本发明的一个示例性实施例的用于增强ESD保护的ESD钳位装置的操作方法3〇〇的流程图。参考图1B和图3,对于该示例性实施例，方法300从ESD钳位装置100b处于“关闭”状态并等待IO焊盘106b上发生ESD事件302开始。如果没有发生ESD事件，则ESD钳位装置l〇〇b保持在“关闭”状态3〇4，并且流程返回到302。然而，在302,如果发生了ESD事件例如，静电放电），则方法确定M0SFET器件102b的漏-体结电压是否己经达到雪崩击穿电压电平306。如果没有，则流程返回到306。然而，在306处，如果M0SFET器件102b的漏-体结电压已经达到雪崩击穿电压电平，则M0SFET器件102b的体-源结电压增加308，并且M0SFET器件102b中的寄生NPN双极晶体管120b被“导通”（310。因此，体电阻114b上的电压降增加（312，并且寄生NPN双极晶体管l〇2b的基-射结在M0SFET装置102b的比通常更低的漏源电压电平下达到其正向偏置电压电平314，这又降低ESD钳位装置100b的触发电压电平316。因此，方法300使得用户能够选择体电阻114b的电阻值，以便确定ESD钳位装置l〇〇b的期望的触发电压电平。[0021]图4描绘了根据本发明的一个或多个实施例的可用于实现用于增强ESD保护的ESD钳位装置的示例性发射机接收机系统400的示意性框图。在一些实施例中，发射机接收机系统400可以被实现为半导体1C或芯片。参考图4,对于一个示例性实施例，发射机接收机系统400包括发射机T1和接收机R1。在其他实施例中，发射机接收机系统400可以在半导体1C或芯片中包括多个发射机和接收机。在任何情况下，用于增强ESD保护的第一ESD钳位装置402的I0焊盘例如，图1B中的106b连接到发射机T1的输入连接T1IN，并且第一ESD钳位装置402的接地触点（例如，图1B中的112b连接到电路接地。此外，用于增强ESD保护的第二ESD钳位装置404的IO焊盘例如，图1B中的106b连接到发射机T1的输出连接T10UT，并且第二ESD钳位装置404的接地触点（例如，图1B中的112b连接到电路接地。此外，用于增强ESD保护的多个其它ESD钳位装置可以在它们各自的引脚连接和地之间连接到发射机接收机系统400的其它电路部件。例如，如果在输入连接T1IN或输出连接T10UT上发生ESD事件，则相应的ESD钳位装置被触发并导通。[0022]图5描绘了根据本发明的一个或多个实施例，被配置为多路复用器多路分用器例如，MUX开关系统500的示例性模拟开关的示意性框图，其可以用于实现用于增强ESD保护的ESD钳位装置。在一些实施例中，MUX开关系统500可以在半导体1C或芯片上实现。参考图5,对于一个示例性实施例，MUX开关系统500包括除了其它部件之外）电平移位单元5〇2和解码器驱动器单元504。在示出的示例性实施例中，用于增强ESD保护的第一ESD钳位装置506的IO焊盘例如，图1B中的106b连接到输入连接Ao,并且第一ESD钳位装置5〇6的接地触点（例如，图1B中的112b连接到电路接地。此外，用于增强ESD保护的第二ESD钳位装置508的IO焊盘连接到输入连接Ax，并且第二ESD钳位装置的接地触点连接到电路接地。用于增强ESD保护的附加ESD钳位装置可以连接在每个其他输入连接Ai至Ax-i和电路接地之间。例如，用于增强ESD保护的第三ESD钳位装置510连接在主输出连接D和电路接地之间，用于增强ESD保护的第四ESD钳位装置512连接在主多路复用器连接和电路接地之间，用于增强ESD保护的第五ESD钳位装置514连接在主多路复用器连接SN和电路接地之间。用于增强ESD保护的附加ESD钳位装置可以连接在其他主多路复用器连接S2至Sh和电路接地之间。此外，用于增强ESD保护的多个其它ESD钳位装置可以在它们各自的引脚连接和地之间连接到祖JX开关系统500的其它电路部件。如果所示的任何一个输入或输出上发生ESD事件，则附接的ESD钳位装置被触发并导通。[0023]尽管已经参考优选实施例对本实施例进行了具体描述，但是对于本领域的普通技术人员来说应当显而易见的是，可以在不脱离精神和范围的情况下进行形式和细节上的改变和修改的本公开。旨在所附权利要求包括这样的改变和修改。

权利要求：1.一种静电放电ESD钳位装置，包括：MOSFET器件，其具有源极端子、漏极端子、主体端子和栅极；输入输出（IO焊盘，其耦合到所述漏极端子；其中所述栅极端子和所述源极端子親合到参考电位;和电阻器，其耦合到所述主体端子和所述MOSFET器件的所述源极端子。2.根据权利要求1所述的静电放电ESD钳位装置，其中所述MOSFET器件是NMOS晶体管器件。3.根据权利要求1所述的静电放电ESD钳位装置，其中所述MOSFET器件是PM0S晶体管器件。4.根据权利要求1所述的静电放电（ESD钳位装置，其中所述MOSFET器件是接地栅极NMOSggNMOS晶体管器件。5.根据权利要求1所述的静电放电ESD钳位装置，其中所述电阻器耦合到所述主体端子，并且所述源极端子在外部耦合到所述MOSFET器件。6.根据权利要求1所述的静电放电ESD钳位装置，其中所述电阻器耦合到所述MOSFET器件中的主体区域和源极区域。7.—种用于保护电路的ESD钳位装置的操作方法，包括：在正常电路操作中，将所述ESD钳位装置保持在关闭状态;和在电路的ESD事件期间，当所述ESD钳位装置中MOSFET器件的漏-体结电压达到击穿电压电平时，增加所述MOSFET器件的体-源结电压，直到所述MOSFET器件中的寄生晶体管导通;和增加耦合在所述MOSFET器件的源极端子和主体端子之间的电阻器上的电压降，直到所述寄生晶体管的基-射结电压达到低于所述MOSFET器件的漏源电压电平的正向偏置电压电平。8.根据权利要求7所述的方法，其中，增加所述MOSFET器件的体-源结电压直到所述MOSFET器件中的寄生晶体管导通的步骤包括：增加所述MOSFET器件的所述体-源结电压，直到所述MOSFET器件中的寄生NPN双极晶体管导通。、^9.根据权利要求7所述的方法，其中，增加所述MOSFET器件的体-源结电压直到所述MOSFET器件中的寄生晶体管导通的步骤包括：增加所述MOSFET器件的所述体-源结电压，直到所述MOSFET器件中的寄生PNP双极晶体管导通。、、、10.根据权利要求7所述的方法，其中，增加耦合在所述M0SFET器件的源极端子和主体端子之间的电阻器上的电压降，直到所述寄生晶体管的基_射结电压达到低于觀部灯器件的漏源电压电平的正向偏置电压电平的步骤包括：降低所述ESD钳位装置的触发电平。、11.根据权利要求7所述的方法，其中增加所述MOSFET器件的体-源结电压直到所述MOSFET器件中的寄生晶体管导通的步骤包括：_、增加接地栅极N-MOSFETgg匪0S器件的体-源结电压，直到所述ggNM0S器件中的寄生NPN双极晶体管导通。12.根据权利要求7所述的方法，其中增加所述MOSFET器件的体-源乡pi电压直到所述M0SFET器件中的寄生晶体管导通的步骤包括：增加接地栅极P-MOSFETggPMOS器件的体-源结电压，直到所述ggpM0S器件中的寄生PNP双极晶体管导通。13.—种系统，包括：发射机；接收机;和耦合到所述发射机的输入或输出和电路接地的至少一个ESD钳位装置，其中所述至少一个ESD钳位装置包括M0SFET器件和耦合到所述M0SFET器件的主体端子和源极端子的电阻器，以及其中所述M0SFET器件的所述源极端子和栅极耦合到参考电位。14.根据权利要求13所述的系统，还包括耦合到所述接收机的输入或输出和电路接地的至少一个第二ESD钳位装置。15.根据权利要求13所述的系统，其中所述至少一个ESD钳位装置包括所述M0SFET器件和所述电阻器，所述电阻器耦合到所述M0SFET器件的所述主体端子和所述源极端子且在外部耦合到所述M0SFET器件。16.根据权利要求13所述的系统，其中所述M0SFET器件包括ggNMOS器件。17.根据权利要求13所述的系统，其中所述系统包括形成在半导体晶片、芯片、集成电路或管芯上的收发器。18.—种系统，包括：电平移位器；解码器驱动器;和耦合到所述电平移位器的输入和电路接地的至少一个ESD钳位装置，其中所述至少一个ESD钳位装置包括M0SFET器件和耦合到所述M0SFET器件的主体端子和源极端子的电阻器，并且其中所述M0SFET器件的所述源极端子和栅极耦合到参考电位。19.根据权利要求18所述的系统，还包括耦合到所述系统的输入或输出和电路接地的至少一个第二ESD钳位装置。20.根据权利要求18所述的系统，其中所述系统包括被配置为形成在半导体晶片、芯片、集成电路或管芯上的多路复用器多路分用器MUX开关的模拟开关，并且所述电阻器耦合到所述M0SFET器件的所述主体端子和所述源极端子且在外部耦合到所述M0SFET器件。

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