申请/专利权人：中国科学院微电子研究所

申请日：2020-11-26

公开（公告）日：2024-04-23

公开（公告）号：CN112466937B

主分类号：H01L29/74

分类号：H01L29/74;H01L29/06;H01L27/02

优先权：

专利状态码：有效-授权

法律状态：2024.04.23#授权;2021.03.26#实质审查的生效;2021.03.09#公开

摘要：本发明涉及可控硅静电保护技术领域，具体涉及一种维持电压可调的SOI工艺可控硅静电放电保护结构。包括：叠放设置的多晶硅、N型阱区、P型阱区、硅膜层、埋氧层和硅衬底层；硅膜层中沿左右方向相邻设置有N型阱区和P型阱区；N型阱区的顶部和P型阱区的顶部均接触多晶硅的底部；N型阱区的上部从左到右依次设置有第一N型重掺杂区、第一P型重掺杂区和超浅沟槽隔离区；P型阱区的上部从左到右依次设置有第二N型重掺杂区和第二P型重掺杂区。本发明在N型阱区上方设置了超浅沟槽隔离区，利用超浅沟槽隔离区的绝缘能力，增加了SCR中正极到负极路径上的等效电阻，实现提高SCR的维持电压的目的，并且有效降低了SCR的漏电风险。

主权项：1.一种维持电压可调的SOI工艺可控硅静电放电保护结构，其特征在于，包括：叠放设置的多晶硅、硅膜层、埋氧层和硅衬底层；所述硅膜层中并排设置有N型阱区和P型阱区；所述N型阱区中的上部并排设置有第一N型重掺杂区、第一P型重掺杂区和超浅沟槽隔离区，以在所述N型阱区中靠近所述P型阱区的一角形成第一空白掺杂区；所述P型阱区中的上部并排设置有第二N型重掺杂区和第二P型重掺杂区，以在所述P型阱区中靠近所述N型阱区的一角形成第二空白掺杂区；所述多晶硅覆盖所述第一空白掺杂区的顶部端面和所述第二空白掺杂区的顶部端面；所述SOI工艺可控硅静电放电保护结构的维持电压与超浅沟槽隔离区的宽度呈正相关对应关系；所述多晶硅上施加有一定的电压，提供足够大的触发电流，使可控硅结构具有较低的开启电压。

全文数据：

权利要求：

百度查询： 中国科学院微电子研究所 一种维持电压可调的SOI工艺可控硅静电放电保护结构

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