申请/专利权人：无锡市乾野微纳科技有限公司

申请日：2018-08-23

公开（公告）日：2024-04-09

公开（公告）号：CN109037312B

主分类号：H01L29/06

分类号：H01L29/06;H01L21/331;H01L29/739

优先权：

专利状态码：有效-授权

法律状态：2024.04.09#授权;2024.03.22#著录事项变更;2020.05.15#专利申请权的转移;2019.01.11#实质审查的生效;2018.12.18#公开

摘要：本发明公开了一种带有屏蔽栅的超结IGBT及其制造方法，超结IGBT包括半导体基板，元胞区以及终端保护区，半导体基板包括第二导电类型集电极区、第一导电类型场终止层和至少一层的第一导电类型外延层；元胞区包括若干个相互并联连接的元胞，其包括若干个元胞沟槽以及填充于元胞沟槽内的栅极导电多晶硅和屏蔽栅，元胞沟槽相对栅极导电多晶硅的槽口两侧和侧壁上设有第七氧化层，栅极导电多晶硅和屏蔽栅之间设有第五氧化层，元胞沟槽相对屏蔽栅的底部和侧壁上设有第四氧化层；第一导电类型外延层内还设置有P柱，P柱的一端连接第二导电类型阱层，另一端朝向第一导电类型场终止层延伸。本发明采用屏蔽栅结构，降低了米勒电容，从而降低开关损耗。

主权项：1.一种带有屏蔽栅的超结IGBT，包括半导体基板、位于所述半导体基板上的元胞区以及位于所述元胞区外圈的终端保护区，所述半导体基板包括第二导电类型集电极区，以及依次设于所述第二导电类型集电极区上方的第一导电类型场终止层和至少一层的第一导电类型外延层，所述至少一层的第一导电类型外延层远离所述第二导电类型集电极区的上表面形成第一主面，所述至少一层的第一导电类型外延层内还设置有紧邻所述第一主面设置的第二导电类型阱层；所述元胞区包括若干个相互并联连接的元胞，其特征在于，所述元胞包括：若干个元胞沟槽，其一端设于所述第一主面上，另一端延伸至所述第一导电类型外延层内,所述元胞沟槽的深度深于所述第二导电类型阱层；栅极导电多晶硅，其填充于每一所述元胞沟槽内，所述栅极导电多晶硅覆盖所述元胞沟槽槽口并沿所述第一主面朝向所述元胞沟槽的槽口两侧延伸形成栅极导电多晶硅延伸部；所述元胞沟槽相对所述栅极导电多晶硅的槽口两侧和侧壁上设有第七氧化层；屏蔽栅，其设于所述栅极导电多晶硅下方，所述栅极导电多晶硅和屏蔽栅之间设有第五氧化层；所述元胞沟槽相对所述屏蔽栅的底部和侧壁上设有第四氧化层；所述至少一层的第一导电类型外延层内还设置有P柱，所述P柱的一端连接所述第二导电类型阱层，所述P柱的另一端朝向第一导电类型场终止层延伸；所述P柱远离所述第二导电类型阱层的一端设于所述第一导电类型场终止层内并于所述第一导电类型场终止层连接；所述第二导电类型阱层内设置有第一导电类型发射极区，所述第一导电类型发射极区位于所述第二导电类型阱层上部且紧邻所述栅极导电多晶硅延伸部设置。

全文数据：一种带有屏蔽栅的超结IGBT及其制造方法技术领域[0001]本发明涉及功率半导体器件技术领域，尤其涉及一种带有屏蔽栅的超结IGBT及其制造方法。背景技术[0002]绝缘栅双极型晶体管（InsulatedGateBipolarTransistor,IGBT作为高压大功率电力电子器件中的主流产品，随着其结构的不断更新换代，其应用范围也越来越广。IGBT的关键参数包括导通压降Vce、开关损耗Eoff以及短路承受时间TSC。在实际应用中，我们的目标是获得尽可能低的导通压降Vce和开关损耗Eoff，以及更长的短路承受时间Tsc。[0003]超结技术在功率器件中的提出，打破了传统硅器件中降低导通压降和提高耐压的矛盾，在超结IGBT中，器件的N型基区是由P型高掺杂和N型高掺杂混合形成的结构，P型高掺杂区形成P柱，N型高掺杂区形成N柱，不同于普通功率器件中均匀掺杂的N型基区，由于超结IGBT在N型基区采用了N型和P型交替的深结，使得N型基区中的电场分布趋于均匀，从而使N型基区作为耐压区，单位长度耐压区能承受的电压得到大幅度的提升。[0004]然而，尽管超结IGBT在导通压降等方面有了很大的改善，但是随着应用的要求越来越高，对导通压降Vce及开关损耗Eoff的降低幅度要求越来越高，同时对短路安全工作区要求也越来越高，现有的IGBT器件也面临越来越多的挑战，因此如何进一步降低IGBT器件导通压降和开关损耗，同时进一步提高短路承受时间Tsc成为本技术领域技术人员的重要研究方向。发明内容[0005]本发明的目的是针对现有技术中的上述不足，提供一种带有屏蔽栅的超结IGBT及其制造方法，进一步降低器件的导通压降和开关损耗，同时进一步提高短路承受时间。[0006]本发明用于解决以上技术问题的技术方案为:一方面，提供一种带有屏蔽栅的超结IGBT，包括半导体基板、位于所述半导体基板上的元胞区以及位于所述元胞区外圈的终端保护区，所述半导体基板包括第二导电类型集电极区，以及依次设于所述第二导电类型集电极区上方的第一导电类型场终止层和至少一层的第一导电类型外延层，所述至少一层的第一导电类型外延层远离所述第二导电类型集电极区的上表面形成第一主面，所述至少一层的第一导电类型外延层内还设置有紧邻所述第一主面设置的第二导电类型阱层;所述元胞区包括若干个相互并联连接的元胞，所述元胞包括：[0007]若千个元胞沟槽，其一端设于所述第一主面上，另一端延伸至所述第一导电类型外延层内，所述元胞沟槽的深度深于所述第二导电类型阱层；[0008]栅极导电多晶硅，其填充于每一所述元胞沟槽内，所述栅极导电多晶硅覆盖所述元胞沟槽槽口并沿所述第一主面朝向所述元胞沟槽的槽口两侧延伸形成栅极导电多晶硅延伸部;所述元胞沟槽相对所述栅极导电多晶硅的槽口两侧和侧壁上设有第七氧化层；[0009]屏蔽栅，其设于所述栅极导电多晶硅下方，所述栅极导电多晶硅和屏蔽栅之间设有第五氧化层;所述元胞沟槽相对所述屏蔽栅的底部和侧壁上设有第四氧化层;所述至少一层的第一导电类型外延层内还设置有P柱，所述P柱的一端连接所述第二导电类型阱层，所述P柱的另一端朝向第一导电类型场终止层延伸。[0010]其中，所述p柱远离所述第二导电类型阱层的一端设于所述第一导电类型场终止层内并于所述第一导电类型场终止层连接。[0011]其中，所述第二导电类型阱层内设置有第一导电类型发射极区，所述第一导电类型发射极区位于所述第二导电类型阱层上部且紧邻所述栅极导电多晶硅延伸部设置。[0012]其中，所述第一导电类型外延层内还设置有位于所述第二导电类型阱层下方的P+层，所述第一导电类型外延层与所述第二导电类型阱层和P+层之间设置有载流子存储层。[0013]其中，所述第二导电类型阱层上设置有绝缘介质层，所述绝缘介质层上开设有位于所述栅极导电多晶硅延伸部两侧的接触孔，所述接触孔贯穿所述绝缘介质层并经所述第一导电类型发射极区后延伸至所述P+层内。[0014]其中，所述绝缘介质层上设置有金属连线，所述金属连线朝向所述绝缘介质层的一侧朝向所述接触孔内延伸并填充所述接触孔，用于与所述第一导电类型发射极区和P+层形成欧姆接触。[0015]其中，所述至少一层的第一导电类型外延层包括依次设于第一导电类型场终止层上方的第一导电类型第一外延层、第一导电类型第二外延层、第一导电类型第三外延层、第一导电类型第四外延层和第一导电类型第五外延层，所述第一导电类型第五外延层的上表面形成所述第一主面。[0016]另一方面，提供一种上述超结IGBT的制造方法，包括以下步骤：[0017]S1、提供具有第一主面和第二主面的半导体基板，所述半导体基板内形成有P柱；[0018]S2、在所述第一主面上生长第一氧化层，即注入屏蔽层，然后注入第一导电类型杂质，通过退火形成载流子存储层；[0019]S3、在所述第一主面上制作光刻胶，通过光刻定义出元胞区和终端区需要注入的区域后，注入第二导电类型杂质，去除光刻胶后，通过退火形成第二导电类型深结；[0020]S4、在所述第一主面上去除第一氧化层后生长第二氧化层，制作光刻胶，定义出第二氧化层需要刻蚀的区域进行光刻，然后通过刻蚀去除定义区域的第二氧化层；[0021]S5、在所述第一主面上淀积硬掩膜层，并选择性地掩蔽和刻蚀所述硬掩膜层，在所述第一主面上形成用于沟槽刻蚀的硬掩膜窗口，然后利用所述硬掩膜窗口，在所述第一主面上通过刻蚀所述半导体基板形成向内凹槽的沟槽，所述沟槽包括若干个元胞沟槽；[0022]S6、去除所述硬掩膜层，在所述第一主面上制造光刻胶，通过光刻定义出需要注入的第二导电类型阱区后注入第二导电类型杂质，去除光刻胶后，通过退火形成第二导电类型阱层，所述P柱连接所述第二导电类型阱层；[0023]S7、在所述第一主面上生长第三氧化层，然后通过湿法刻蚀去除所述第三氧化层，并继续在所述第一主面上生长第四氧化层，所述第四氧化层覆盖于所述第一主面上，并覆盖于所述元胞沟槽的内表面，在所述元胞沟槽内形成屏蔽栅导电多晶桂淀积槽；[0024]S8、在所述第一主面上淀积屏蔽栅导电多晶硅材料层，制作光刻胶，通过光刻定义出屏蔽栅需要去除的区域后，通过刻蚀去除定义区域的屏蔽栅导电多晶硅材料层，形成屏蔽栅；[0025]S9、在所述第一主面上淀积第五氧化层，制作光刻胶，通过光刻定义出第五氧化层需要去除的区域后，通过刻蚀去除定义区域的第五氧化层；[0026]S10、在所述第一主面上生长第六氧化层，通过湿法刻蚀去除所述第六氧化层，并继续在所述第一主面上生长第七氧化层，所述第七氧化层覆盖于所述第一主面、元胞沟槽的侧壁以及所述第五氧化层上，在所述元胞沟槽内形成栅极导电多晶硅淀积槽；[0027]SI1、在所述第一主面上淀积栅极导电多晶硅材料层，制作光刻胶，通过光刻定义出栅极导电多晶硅需要去除的区域后，通过刻蚀去除定义区域的所述栅极导电多晶硅材料层，形成栅极导电多晶硅;所述栅极导电多晶硅的顶部沿所述第一主面朝向元胞沟槽的槽口两层延伸形成栅极导电多晶硅延伸部；[0028]S12、在所述第一主面上制作光刻胶，进行发射极区光刻，并注入第一导电类型杂质，去除光刻胶后，通过推结形成第一导电类型发射极区；[0029]S13、在所述第一主面上淀积形成绝缘介质层，然后对所述绝缘介质层进行蚀刻，在所述栅极导电多晶硅延伸部两侧形成接触孔，向所述接触孔内注入第二导电类型杂质，并退火形成P+层；[0030]S14、在所述绝缘介质层上淀积第一金属层，所述第一金属层覆盖于所述绝缘介质层上并填充于所述接触孔内；制作光刻胶，通过光刻定义出第一金属层需要去除的区域后，通过刻蚀去除定义区域的所述第一金属层形成金属连线，所述金属连线与所述第一导电类型发射极区和P+层形成欧姆接触；[0031]S15、在所述金属连线上淀积钝化层，在所述钝化层上制作光刻胶，定义出金属线窗口，通过刻蚀形成金属线窗口；[0032]S16、将所述第二主面减薄，在所述第二主面上注入第一导电类型杂质并退火，形成第一导电类型场终止层，所述P柱远离所述第二导电类型阱层的一端朝向所述第一导电类型场终止层延伸；[0033]S17、在所述第二主面上注入第二导电类型杂质并退火，形成第二导电类型集电区；[0034]S18、在所述第二主面上通过蒸发或戮射形成第二金属层，所述第二金属层与所述第二导电类型集电区形成欧姆接触。[0035]其中，步骤S1具体包括：[0036]S111、提供具有第一导电类型第一外延层和第二主面的半导体基板；[0037]S112、在所述第一导电类型第一外延层上制作光刻胶，通过光刻定义出p柱的注入区域后，注入第二导电类型杂质，然后去除光刻胶；[0038]S113、在所述第一导电类型第一外延层上生长第一导电类型第二外延层，然后在所述第一导电类型第二外延层上制作光刻胶，通过光刻定义出P柱的注入区域后，注入第二导电类型杂质，然后去除光刻胶；[0039]S114、在所述第一导电类型第二外延层上生长第一导电类型第三外延层，然后在所述第一导电类型第三外延层上制作光刻胶，通过光刻定义出P柱的注入区域后，注入第二导电类型杂质，然后去除光刻胶；[0040]SH5、在所述第一导电类型第三外延层上生长第一导电类型第四外延层，然后在所述第一导电类型第四外延层上制作光刻胶，通过光刻定义出P柱的注入区域后，注入第二导电类型杂质，然后去除光刻胶；[0041]S116、在所述第一导电类型第四外延层上生长第一导电类型第五外延层，然后通过推结形成P柱;所述第一导电类型第五外延层的上表面形成所述第一主面。[0042]实施本发明提供的一种带有屏蔽栅的超结IGBT及其制造方法，具有以下有益效果:所述超结IGBT采用屏蔽栅结构，降低了米勒电容，从而提高开通及关断速度，降低了开关损耗;同时，本发明采用的超结结构可以降低漂移区电阻率，从而降低导通压降，且超结结构和第二导电类型阱层相连，在关断过程中，会大幅度提高载流子的抽取速度，从而进一步大幅度降低开关损耗。附图说明[0043]下面将结合附图及实施例对本发明作进一步说明，附图中：[0044]图1为本发明实施例提供的超结IGBT的剖面示意图；[0045]图2〜图12为本发明实施例提供的超结IGBT的制造方法具体实施的工艺剖图；[0046]上述附图中的标记均为：1、第二导电类型集电极区；2、第一导电类型场终止层;3、第一导电类型外延层;31、第一导电类型第一外延层;32、第一导电类型第二外延层;33、第一导电类型第三外延层;34、第一导电类型第四外延层;35、第一导电类型第五外延层;41、第二导电类型阱层;42、P+层;43、载流子存储层;44、第一导电类型发射极区;51、元胞沟槽；52、栅极导电多晶硅;53、屏蔽栅;54、栅极导电多晶硅延伸部;55、第四氧化层;56、第五氧化层;57、第七氧化层;6、P柱;7、绝缘介质层;71、接触孔;72、金属连线;73、金属线窗口；8、钝化层;11、第一主面;12、第二主面;9、第二金属层;91、第二导电类型深结。具体实施方式[0047]为了使本领域技术人员能够更加清楚地理解本发明，下面将结合附图及具体实施例对本发明做进一步详细的描述。[0048]图1是本发明实施例提供的超结IGBT的剖面示意图，如图1所示，所述超结IGBT包括半导体基板、位于所述半导体基板上的元胞区，以及位于所述元胞区外圈的终端保护区，所述终端保护区包围环绕元胞区，所述终端保护区可以采用现有常规的终端保护区结构，本实施例并不限定。[0049]所述半导体基板包括:第二导电类型集电极极区1，以及依次设置于第二导电类型集电极极区1上方的第一导电类型场终止层2和至少一层的第一导电类型外延层3。[0050]具体的，第一导电类型外延层3包括依次设于第一导电类型场终止层2上方的第一导电类型第一外延层31、第一导电类型第二外延层32、第一导电类型第三外延层33、第一导电类型第四外延层M和第一导电类型第五外延层35,且第一导电类型场终止层2的掺杂浓度大于第一导电类型第一外延层31的掺杂浓度。[0051]第一导电类型第五外延层35远离第二导电类型集电极极区丨的表面为所述半导体基板的第一主面11，第二导电类型集电极极区1的表面为所述半导体基板的第二主面12,即所述半导体基板具有相对设置的第一主面11和第二主面12。[0052]第一导电类型第五外延层邪内还设有位于第一导电类型第五外延层35上部的第二导电类型阱层41和位于第二导电类型阱层41下方的P+层42。第一导电类型第四外延层34与第二导电类型阱层41和P+层42之间还设置有载流子存储层43,载流子存储层43用于阻止并存储P+层42发射过来的空穴，进而显著降低导通压降；由于载流子存储层43紧邻P+层42设置，当开关关断时，存储的空穴可快速抽走，可降低开关损耗。[0053]所述元胞区包括若干个相互并联连接的元胞，所述元胞的具体结构包括：若干个开设在第一导电类型外延层3上方的元胞沟槽51，元胞沟槽51的一端设于第一主面11上，另一端延伸至第一导电类型外延层3内，且元胞沟槽51的深度深于第二导电类型阱层41。[0054]所述元胞还包括填充于元胞沟槽51内的棚极导电多晶桂52和屏蔽概53，其中，棚极导电多晶硅52设于元胞沟槽51的上部区域，屏蔽栅53间隔栅极导电多晶硅52设于元胞沟槽51的底部区域。[0055]栅极导电多晶硅52覆盖元胞沟槽51槽口并沿第一主面11朝向元胞沟槽51槽口两侧或一侧延伸一定距离形成栅极导电多晶硅延伸部54,且相邻两个元胞沟槽51之间的栅极导电多晶硅延伸部54相互连接。元胞沟槽51相对栅极导电多晶硅52的槽口两侧和侧壁上设有第七氧化层57。屏蔽栅53设于栅极导电多晶硅52下方，且屏蔽栅53和栅极导电多晶硅52之间设有第五氧化层56。元胞沟槽51相对屏蔽栅53的底部和侧壁上设有第四氧化层55。[0056]本实施例中，每一所述元胞内的元胞沟槽51的数量为2个，元胞沟槽51的深度为3〜7um，第七氧化层57的厚度为500A〜2000A，第五氧化层56的厚度一般为2000A〜15000A。需要说明的是，本实施例提供的附图1中的第七氧化层57、第五氧化层56和第四氧化层55之间的边界线只是为了更清楚的区分，其实际边界远比附图1中提供的复杂，本实施例并不以附图1来限定三者之间的位置关系。[0057]进一步地，第一导电类型外延层3内还设置有P柱6，P柱6的一端与第二导电类型阱层41连接，另一端可朝向第一导电类型场终止层2延伸设置，但不能穿过第一导电类型场终止层2与第二导电类型集电极区1接触。本实施例中，P柱6远离第二导电类型阱层41的一端朝向第一导电类型场终止层2内延伸并与第一导电类型场终止层2相连。[0058]需要说明的是，上述P柱6和第二导电类型阱层41相连，相比较一般位于沟槽下方的浮置超结结构，本发明在开关关断过程中，会大幅度提高载流子的抽取速度，从而大幅度降低开关损耗。[0059]进一步地，第二导电类型阱层41内还设置有若干个第一导电类型发射极区44,第一导电类型发射极区44位于第二导电类型阱层41上部，且紧邻每一元胞沟槽的栅极导电多晶硅延伸部54设置。[0060]第二导电类型阱层41上方还设置有绝缘介质层7,其覆盖在栅极导电多晶硅延伸部54上方。绝缘介质层7上开设有位于栅极导电多晶硅延伸部54两侧的接触孔71，接触孔71的上端贯穿绝缘介质层7的上表面，接触孔71的下端贯穿绝缘介质层7后朝向P+层42内延伸设置，且接触孔71穿过相应的第一导电类型发射极区44。[0061]绝缘介质层7上还设置有金属连线72，其覆盖绝缘介质层7，金属连线72的底面朝向接触孔71内延伸并填充接触孔71。其中，金属连线72经接触孔71与第一导电类型发射极区44以及P+层似形成欧姆接触，并与栅极导电多晶硅52电性连接。[0062]本实施例中，栅极导电多晶硅52与金属连线72之间的电性连接可以通过引线孔及位于引线孔内的填充金属连接。[0063]金属连线72上还设置有钝化层8,钝化层8由相互叠加设置的二氧化硅层和氮化硅层组成。[0064]本实施例中，第一导电类型为N型，第二导电类型为P型。在其它实施例中也能为：第一导电类型为P型，第二导电类型为N型。[0065]实施例二[0066]结合图1〜图12所示，本实施提供一种带有屏蔽栅的超结IGBT的制造方法，用于制造实施例一中所述的超结IGBT，包括以下工艺步骤：[0067]S1、提供具有第一主面11和第二主面12的半导体基板，所述半导体基板内形成有p柱6;[0068]其中，步骤S1具体包括：[0069]S111、结合图1和图2所示，提供具有第一导电类型第一外延层31和第二主面12的半导体基板，第一导电类型第一外延层31和第二主面12相对设置；[0070]S112、在第一导电类型第一外延层31上制作光刻胶，通过光刻定义出P柱6的注入区域后注入第二导电类型杂质，然后去除光刻胶;其中，所述第二导电类型杂质一般为硼；[0071]S113、结合图3所示，在第一导电类型第一外延层31上生长第一导电类型第二外延层32,然后在第一导电类型第二外延层32上制作光刻胶，通过光刻定义出P柱6的注入区域后注入第二导电类型杂质，然后去除光刻胶;所述第二导电类型杂质一般为硼；[0072]S114、结合图4所示，在第一导电类型第二外延层32上生长第一导电类型第三外延层33,然后在第一导电类型第三外延层33上制作光刻胶，通过光刻定义出P柱6的注入区域后注入第二导电类型杂质，然后去除光刻胶;所述第二导电类型杂质一般为硼；[0073]S115、结合图5所示，在第一导电类型第三外延层33上生长第一导电类型第四外延层34,然后在第一导电类型第四外延层34上制作光刻胶，通过光刻定义出P柱6的注入区域后注入第二导电类型杂质，然后去除光刻胶;所述第二导电类型杂质一般为硼；[0074]S116、结合图6所示，在第一导电类型第四外延层34上生长第一导电类型第五外延层35,然后通过推结形成P柱6;第一导电类型第五外延层35远离第一导电类型第四外延层34的上表面形成所述半导体基板的第一主面11。[0075]进一步地，所述制造方法在结束步骤S1之后还包括以下工艺步骤：[0076]S2、结合图7所示，在第一主面11上生长第一氧化层，即注入屏蔽层，然后注入第一导电类型杂质，并通过退火形成载流子存储层43;其中，所述注入屏蔽层的厚度为250A到500A，所述第一导电类型杂质一般为磷；[0077]S3、结合图8所示，在第一主面11上制作光刻胶，通过光刻定义出元胞区和终端区需要注入的区域后，注入第二导电类型杂质，去除光刻胶后，通过退火形成第二导电类型深结91;其中，所述第二导电类型杂质一般为硼；[0078]S4、在第一主面11上去除第一氧化层后生长第二氧化层，即场氧化层，制作光刻胶，定义出第二氧化层需要刻蚀的区域进行光刻，然后通过刻蚀去除定义区域的第二氧化层;其中，所述场氧化层的厚度一般为5000A-20000A;[0079]S5、结合图9所示，在第一主面11上淀积硬掩膜层，并选择性地掩蔽和刻蚀所述硬掩膜层，在第一主面11上形成用于沟槽刻蚀的硬掩膜窗口，然后利用上述硬掩膜窗口，在第一主面11上通过干法刻蚀所述半导体基板，在第一导电类型外延层3上方形成向内凹陷的沟槽，所述沟槽包括若干个元胞沟槽51;[0080]S6、去除所述硬掩膜层，在第一主面11上制作光刻胶，通过光刻定义出需要注入的第二导电类型阱区后注入第二导电类型杂质，去除光刻胶后，通过退火形成第二导电类型阱层41，P柱6的上端连接第二导电类型阱层41;[0081]S7、结合图10所示，在第一主面11上生长第三氧化层，即牺牲氧化层，然后通过湿法刻蚀去除第三氧化层，并继续在第一主面11上生长第四氧化层55,第四氧化层55覆盖于元胞沟槽51的侧壁及底部表面，以在元胞沟槽51内形成屏蔽栅导电多晶硅淀积槽；[0082]SS、在第一主面11上淀积屏蔽栅导电多晶硅材料层，制作光刻胶，通过光刻定义出屏蔽栅53需要去除的区域后，通过刻蚀去除定义区域的屏蔽栅导电多晶硅材料层，形成屏蔽栅53;[0083]S9、结合图11所示，在第一主面11上淀积第五氧化层，制作光刻胶，通过光刻定义出第五氧化层需要去除的区域后，通过刻蚀去除定义区域的第五氧化层，形成第五氧化层56,即间隔绝缘氧化层；[0084]S10、在第一主面11上生长第六氧化层，即牺牲氧化层，然后通过湿法刻蚀去除所述第六氧化层，继续在第一主面11上生长第七氧化层57，即栅氧化层，所述栅氧化层覆盖于第一主面11上，并覆盖于元胞沟槽51的侧壁及第五氧化层上，以在元胞沟槽51内形成栅极导电多晶硅淀积槽；[0085]SI1、在第一主面11上淀积栅极导电多晶硅材料层，制作光刻胶，通过光刻定义出栅极导电多晶硅需要去除的区域后，通过刻蚀去除定义区域的所述栅极导电多晶硅材料层，形成栅极导电多晶硅52，栅极导电多晶硅52的顶部沿第一主面11朝向元胞沟槽51的槽口两层延伸形成栅极导电多晶硅延伸部54;[0086]S12、结合图12所示，在第一主面11上制作光刻胶，进行发射极区光刻，并注入第一导电类型杂质，去除光刻胶后，通过推结形成元胞区的第一导电类型发射极区44;[0087]S13、在第一主面11上淀积形成绝缘介质层7,绝缘介质层7覆盖于所述半导体基板的第一主面11上，然后对绝缘介质层7进行光刻和刻蚀，在栅极导电多晶硅延伸部54的两侧形成接触孔71，向接触孔H底部注入第二导电类型杂质，并退火形成P+层42;绝缘介质层7由包括但不限于硅玻璃USG、硼磷硅玻璃BPSG或磷硅玻璃PSG材料制成；[0088]S14、在绝缘介质层7上淀积第一金属层，所述第一金属层覆盖于绝缘介质层7上并填充于接触孔n内；制作光刻胶，通过光刻定义出第一金属层需要去除的区域后，通过刻蚀去除定义区域的第一金属层形成金属连线72,金属连线72与第一导电类型发射极区44和P+层42形成欧姆接触；[0089]S15、在金属连线72上淀积钝化层8,并在钝化层S上制作光刻胶，定义出金属线窗口，通过干法刻蚀形成金属线窗口73;其中，所述钝化层包括依次淀积于金属连线72上的二氧化硅层及设于所述二氧化硅层上的氮化硅层；[0090]S16、将第二主面12减薄到一定厚度后，在第二主面12上注入第一导电类型杂质并退火，形成第一导电类型场终止层2;P柱6远离第二导电类型阱层41的一端朝向第一导电类型场终止层2延伸；[0091]S17、在第二主面12上注入第二导电类型杂质并退火，形成第二导电类型集电极区1;[0092]S18、在第二主面12上通过蒸发或溅射形成第二金属层，第二金属层与第二导电类型集电极区1形成欧姆接触•，其中，所述第二金属层一般为A1_Ti_Ni—Ag金属。[0093]本实施例中，第一导电类型为N型，第二导电类型为P型。在其它实施例中也能为：第一导电类型为P型，第二导电类型为N型。[0094]综上所述，本发明提供的一种带有屏蔽栅的超结IGBT及其制造方法，其具有以下有益效果：[0095]1本发明采用的栅极导电多晶桂结构延长了元胞沟槽的沟道长度，降低了饱和电流，从而提高了短路承受时间，增加了短路电流安全工作区；[0096]2本发明采用屏蔽栅结构，降低了米勒电容，提高了开关的开通及关断速度，降低了开关损耗；[0097]3本发明采用超结结构，可以降低漂移区电阻率，从而降低导通压降；同时在器件关断时，因超结结构可以加速载流子抽取速度，从而降低开关损耗；[0098]4本发明采用的超结结构和第一导电类型阱层相连，相比较位于沟槽下方的浮置超结结构，在开关关断过程中，会大幅度提高载流子的抽取速度，从而进一步大幅度降低开关损耗。[0099]以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换;而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

权利要求：1.一种带有屏蔽栅的超结IGBT，包括半导体基板、位于所述半导体基板上的元胞区以及位于所述元胞区外圈的终端保护区，所述半导体基板包括第二导电类型集电极区，以及依次设于所述第二导电类型集电极区上方的第一导电类型场终止层和至少一层的第一导电类型外延层，所述至少一层的第一导电类型外延层远离所述第二导电类型集电极区的上表面形成第一主面，所述至少一层的第一导电类型外延层内还设置有紧邻所述第一主面设置的第二导电类型阱层;所述元胞区包括若千个相互并联连接的元胞，其特征在于，所述元胞包括：若干个元胞沟槽，其一端设于所述第一主面上，另一端延伸至所述第一导电类型外延层内，所述元胞沟槽的深度深于所述第二导电类型阱层；栅极导电多晶硅，其填充于每一所述元胞沟槽内，所述栅极导电多晶硅覆盖所述元胞沟槽槽口并沿所述第一主面朝向所述元胞沟槽的槽口两侧延伸形成栅极导电多晶硅延伸部;所述元胞沟槽相对所述栅极导电多晶硅的槽口两侧和侧壁上设有第七氧化层；屏蔽栅，其设于所述栅极导电多晶硅下方，所述栅极导电多晶硅和屏蔽栅之间设有第五氧化层;所述元胞沟槽相对所述屏蔽栅的底部和侧壁上设有第四氧化层;所述至少一层的第一导电类型外延层内坯设置有P柱，所述P柱的一端连接所述第二导电类型阱层，所述P柱的另一端朝向第一导电类型场终止层延伸。2.根据权利要求1所述的超结IGBT，其特征在于，所述P柱远离所述第二导电类型阱层的一端设于所述第一导电类型场终止层内并于所述第一导电类型场终止层连接。3.根据权利要求1所述的超结IGBT，其特征在于，所述第二导电类型阱层内设置有第一导电类型发射极区，所述第一导电类型发射极区位于所述第二导电类型阱层上部且紧邻所述栅极导电多晶硅延伸部设置。4.根据权利要求3所述的超结IGBT，其特征在于，所述第一导电类型外延层内还设置有位于所述第二导电类型阱层下方的P+层，所述第一导电类型外延层与所述第二导电类型阱层和P+层之间设置有载流子存储层。5.根据权利要求4所述的超结IGBT，其特征在于，所述第二导电类型阱层上设置有绝缘介质层，所述绝缘介质层上开设有位于所述栅极导电多晶硅延伸部两侧的接触孔，所述接触孔贯穿所述绝缘介质层并经所述第一导电类型发射极区后延伸至所述P+层内。6.根据权利要求5所述的超结IGBT，其特征在于，所述绝缘介质层上设置有金属连线，所述金属连线朝向所述绝缘介质层的一侧朝向所述接触孔内延伸并填充所述接触孔，用于与所述第一导电类型发射极区和P+层形成欧姆接触。7.根据权利要求1所述的超结IGBT，其特征在于，所述至少一层的第一导电类型外延层包括依次设于第一导电类型场终止层上方的第一导电类型第一外延层、第一导电类型第二外延层、第一导电类型第三外延层、第一导电类型第四外延层和第一导电类型第五外延层，所述第一导电类型第五外延层的上表面形成所述第一主面。8.—种如权利要求1-7所述的超结IGBT的制造方法，其特征在于，包括以下步骤：51、提供具有第一主面和第二主面的半导体基板，所述半导体基板内形成有P柱；52、在所述第一主面上生长第一氧化层，即注入屏蔽层，然后注入第一导电类型杂质，通过退火形成载流子存储层；53、在所述第一主面上制作光刻胶，通过光刻定义出兀胞区和终端区需要注入的区域后，注入第二导电类型杂质，去除光刻胶后，通过退火形成第二导电类型深结；54、在所述第一主面上去除第一氧化层后生长第二氧化层，制作光刻胶，定义出第二氧化层需要刻蚀的区域进行光刻，然后通过刻蚀去除定义区域的第二氧化层；55、在所述第一主面上淀积硬掩膜层，并选择性地掩蔽和刻蚀所述硬掩膜层，在所述第一主面上形成用于沟槽刻蚀的硬掩膜窗口，然后利用所述硬掩膜窗口，在所述第一主面上通过刻蚀所述半导体基板形成向内凹槽的沟槽，所述沟槽包括若干个元胞沟槽；56、去除所述硬掩膜层，在所述第一主面上制造光刻胶，通过光刻定义出需要注入的第二导电类型阱区后注入第二导电类型杂质，去除光刻胶后，通过退火形成第二导电类型阱层，所述P柱连接所述第二导电类型阱层；57、在所述第一主面上生长第三氧化层，然后通过湿法刻蚀去除所述第三氧化层，并继续在所述第一主面上生长第四氧化层，所述第四氧化层覆盖于所述第一主面上，并覆盖于所述元胞沟槽的内表面，在所述元胞沟槽内形成屏蔽栅导电多晶硅淀积槽；58、在所述第一主面上淀积屏蔽栅导电多晶硅材料层，制作光刻胶，通过光刻定义出屏蔽栅需要去除的区域后，通过刻蚀去除定义区域的屏蔽栅导电多晶硅材料层，形成屏蔽栅；59、在所述第一主面上淀积第五氧化层，制作光刻胶，通过光刻定义出第五氧化层需要去除的区域后，通过刻蚀去除定义区域的第五氧化层；510、在所述第一主面上生长第六氧化层，通过湿法刻蚀去除所述第六氧化层，并继续在所述第一主面上生长第七氧化层，所述第七氧化层覆盖于所述第一主面、元胞沟槽的侧壁以及所述第五氧化层上，在所述元胞沟槽内形成栅极导电多晶硅淀积槽；511、在所述第一主面上淀积栅极导电多晶硅材料层，制作光刻胶，通过光刻定义出栅极导电多晶硅需要去除的区域后，通过刻蚀去除定义区域的所述栅极导电多晶硅材料层，形成栅极导电多晶硅;所述栅极导电多晶硅的顶部沿所述第一主面朝向元胞沟槽的槽口两层延伸形成栅极导电多晶硅延伸部；512、在所述第一主面上制作光刻胶，进行发射极区光刻，并注入第一导电类型杂质，去除光刻胶后，通过推结形成第一导电类型发射极区；513、在所述第一主面上淀积形成绝缘介质层，然后对所述绝缘介质层进行蚀刻，在所述栅极导电多晶硅延伸部两侧形成接触孔，向所述接触孔内注入第二导电类型杂质，并退火形成P+层；514、在所述绝缘介质层上淀积第一金属层，所述第一金属层覆盖于所述绝缘介质层上并填充于所述接触孔内；制作光刻胶，通过光刻定义出第一金属层需要去除的区域后，通过刻蚀去除定义区域的所述第一金属层形成金属连线，所述金属连线与所述第一导电类型发射极区和P+层形成欧姆接触；515、在所述金属连线上淀积钝化层，在所述钝化层上制作光刻胶，定义出金属线窗口，通过刻蚀形成金属线窗口；sie、将所述第二主面减薄，在所述第二主面上注入第一导电类型杂质并退火，形成第一导电类型场终止层，所述p柱远离所述第二导电类型阱层的一端朝向所述第一导电类型场终止层延伸；S17、在所述第二主面上注入第二导电类型杂质并退火，形成第二导电类型集电区；S1S、在所述第二主面上通过蒸发或溅射形成第二金属层，所述第二金属层与所述第二导电类型集电区形成欧姆接触。9.根据权利要求8所述的制造方法，其特征在于，步骤“具体包括：5111、提供具有第一导电类型第一外延层和第二主面的半导体基板；5112、在所述第一导电类型第一外延层上制作光刻胶，通过光刻定义出P柱的注入区域后，注入弟一导电类型杂质，然后去除光刻胶；5113、在所述第一导电类型第一外延层上生长第一导电类型第二外延层，然后在所述第一导电类型第二外延层上制作光刻胶，通过光刻定义出P柱的注入区域后，注入第二导电类型杂质，然后去除光刻胶；5114、在所述第一导电类型第二外延层上生长第一导电类型第三外延层，然后在所述第一导电类型第三外延层上制作光刻胶，通过光刻定义出P柱的注入区域后，注入第二导电类型杂质，然后去除光刻胶；5115、在所述第一导电类型第三外延层上生长第一导电类型第四外延层，然后在所述第一导电类型第四外延层上制作光刻胶，通过光刻定义出P柱的注入区域后，注入第二导电类型杂质，然后去除光刻胶；5116、在所述第一导电类型第四外延层上生长第一导电类型第五外延层，然后通过推结形成P柱;所述第一导电类型第五外延层的上表面形成所述第一主面。

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