申请/专利权人：杭州富芯半导体有限公司

申请日：2023-12-27

公开（公告）日：2024-04-16

公开（公告）号：CN117894819A

主分类号：H01L29/06

分类号：H01L29/06;H01L21/336;H01L29/66;H01L29/786

优先权：

专利状态码：在审-公开

法律状态：2024.04.16#公开

摘要：本申请提供一种屏蔽栅沟槽型MOSFET的制备方法，包括：形成外延层于衬底上；形成由外延层的上表面延伸至外延层的内部的沟槽；形成第一介质层和屏蔽栅极于沟槽；部分刻蚀屏蔽栅极，使屏蔽栅极的上部的表面低于外延层的上表面；去除部分第一介质层，以暴露屏蔽栅极的上部，并形成填充空间在沟槽的内部；形成隔离层于填充空间的内表面以及外延层上；去除位于沟槽的侧壁、外延层上以及第一介质层的表面上的隔离层，并保留位于屏蔽栅极的上部的隔离层；以及氧化沟槽的侧壁、外延层、第一介质层的表面以及屏蔽栅极的上部，以形成第二介质层。透过形成隔离层的步骤以及刻蚀工艺，隔离层防止屏蔽栅极的杂质进入外延层中。

主权项：1.一种屏蔽栅沟槽型MOSFET的制备方法，其特征在于，包括：形成外延层20于衬底10上；形成由所述外延层20的上表面延伸至所述外延层20的内部的沟槽TR1；形成第一介质层30和屏蔽栅极40于所述沟槽TR1，其中，所述第一介质层30覆盖所述沟槽TR1的内表面，以将所述屏蔽栅极40与所述外延层20隔离；部分刻蚀所述屏蔽栅极40，使所述屏蔽栅极40的上部的表面低于所述外延层20的上表面；由所述外延层20的上表面向下去除部分所述第一介质层30，以暴露所述屏蔽栅极40的上部，并形成填充空间在所述沟槽TR1的内部；形成隔离层60于所述填充空间的内表面以及所述外延层20上；去除位于所述沟槽TR1的侧壁、所述外延层20上以及所述第一介质层30的表面上的所述隔离层60，并保留位于所述屏蔽栅极40的上部的所述隔离层60；以及氧化所述沟槽TR1的侧壁、所述外延层20、所述第一介质层30的表面以及所述屏蔽栅极40的上部，以形成第二介质层50，其中，所述隔离层60与所述第二介质层50共同形成第三介质层，所述第三介质层覆盖所述屏蔽栅极40的上部。

全文数据：

权利要求：

百度查询： 杭州富芯半导体有限公司 屏蔽栅沟槽型MOSFET的制备方法以及屏蔽栅沟槽型MOSFET

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