申请/专利权人：日升存储公司

申请日：2019-12-09

公开（公告）日：2024-04-09

公开（公告）号：CN113169041B

主分类号：H01L21/02

分类号：H01L21/02;H01L21/70;H01L21/762;H01L21/768;H01L21/77

优先权：["20181207 US 62/777,000"]

专利状态码：有效-授权

法律状态：2024.04.09#授权;2021.08.10#实质审查的生效;2021.07.23#公开

摘要：提供了一种使用镶嵌局部位线形成3维垂直NOR型存储器串阵列的方法。本发明的方法还通过分两步蚀刻局部字线来避免条带化。通过分两步刻蚀局部字线，降低了局部字线的堆叠体“字线堆叠体”的图案化和蚀刻的深宽比，这提高了字线堆叠体的结构稳定性。

主权项：1.一种高深宽比蚀刻的方法，包括：在半导体衬底的表面上方制备多个材料多层，所述多个材料多层沿着正交于所述半导体衬底的表面的第一方向上下叠置，其中每个材料多层包括第一电介质材料的第一层和第一材料的第二层；使用第一掩模沿着所述第一方向图案化和蚀刻所述材料多层以形成第一组沟槽，所述第一组沟槽将所述材料多层划分为第一组多层堆叠体，其中所述第一组沟槽中的每一个沿着平行于所述半导体衬底的表面的第二方向延伸；用第二电介质材料填充所述第一组沟槽；以及使用第二掩模沿着所述第一方向图案化和蚀刻所述第一组多层堆叠体以形成第二组沟槽，所述第二组沟槽将所述第一组多层堆叠体划分成第二组多层堆叠体，其中所述第二组沟槽中的每一个沿着平行于所述第一组沟槽的所述第二方向延伸；用第二电介质材料填充所述第二组沟槽；以及在所述第一组沟槽和第二组沟槽中选择性地蚀刻所述第二电介质材料的第一部分，以提供沿着所述第一方向延伸的第一多个轴；在每个轴中共形地沉积电荷存储材料；在所述电荷存储材料上共形地沉积具有第一导电性的半导体层；以及用第三电介质材料填充每个轴。

全文数据：

权利要求：

百度查询： 日升存储公司 形成多层垂直NOR型存储器串阵列的方法

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD