申请/专利权人：硅实验室公司

申请日：2020-10-22

公开（公告）日：2024-04-16

公开（公告）号：CN112906070B

主分类号：G06F21/72

分类号：G06F21/72;G06F21/60

优先权：["20191119 US 16/688,009"]

专利状态码：有效-授权

法律状态：2024.04.16#授权;2021.06.22#实质审查的生效;2021.06.04#公开

摘要：本申请涉及用于安全设备的块密码侧信道攻击减轻，并公开一种用于安全设备的侧信道攻击减轻的系统和方法，其包括使用不基于反馈的块密码的加密电路。对于所公开的实施例，集成电路包括加密电路和控制器。加密电路以无需反馈的块密码AES模式执行加密操作。控制器将控制信号输出到加密电路，该控制信号使加密电路以内部排列顺序对序列数据块执行加密操作，以减轻块密码侧信道攻击。内部排列顺序可以使用一个或多个随机数生成器、一个或多个预配置的排列顺序或其他技术来生成。此外，序列数据块可以被分组为数据块的序列子集，并且可以按序列对子集执行加密操作，其中每个子集内的数据块以内部排列顺序处理。

主权项：1.一种具有块密码侧信道攻击减轻的集成电路，其包括：第一缓冲器，其被配置为存储序列数据块，其中存储在所述第一缓冲器内的所述序列数据块包括按序列顺序存储的密文数据块；第二缓冲器，其被配置为存储序列数据块，其中存储在所述第二缓冲器内的所述序列数据块包括按所述序列顺序存储的明文数据块；加密电路，其被配置为以无需反馈的块密码高级加密标准模式即块密码AES模式执行加密操作；以及控制器，其具有作为到所述加密电路的输出的控制信号，其中输出到所述加密电路的所述控制信号将所述加密电路的内部块顺序排列为内部排列顺序，并且其中所述加密电路以所述内部排列顺序对存储在所述第一缓冲器和所述第二缓冲器内的所述序列数据块执行所述加密操作，以减轻块密码侧信道攻击；其中在解密操作期间，所述加密电路被配置为以所述内部排列顺序从所述第一缓冲器接收所述密文数据块，以所述内部排列顺序将所接收的密文数据块解密为明文数据块，并且以所述内部排列顺序将所述明文数据块输出到所述第二缓冲器，以进一步减轻块密码侧信道攻击；并且其中输出到所述第二缓冲器的所述明文数据块在存储在所述第二缓冲器内时被重新排序为所述序列顺序。

全文数据：

权利要求：

百度查询： 硅实验室公司 具有块密码侧信道攻击减轻的集成电路和IoT设备及相关方法

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