申请/专利权人：京东方科技集团股份有限公司;鄂尔多斯市源盛光电有限责任公司

申请日：2017-12-08

公开（公告）日：2024-04-16

公开（公告）号：CN109903729B

主分类号：G09G3/36

分类号：G09G3/36;G11C19/28

优先权：

专利状态码：有效-授权

法律状态：2024.04.16#授权;2019.07.12#实质审查的生效;2019.06.18#公开

摘要：本发明提供一种移位寄存器单元、栅极驱动电路及驱动方法、显示装置，涉及显示技术领域，可解决栅极驱动电路中的移位寄存器单元无法复位所带来的栅极驱动电路输出异常的问题。移位寄存器单元，包括：上拉节点和下拉节点，还包括：第一输入模块，连接第一信号端、第一电压端和第一节点，用于将第一信号端的电压输出至第一节点；上拉控制模块，连接第一节点、第二电压端和第二节点，用于将第二电压端的电压输出至第二节点；下拉控制模块，连接第一节点、第三电压端、第一时钟信号端、信号输出端和下拉节点，用于将第三电压端的电压输出至下拉节点；或者用于将第三电压端的电压输出至下拉节点；或者用于将第一时钟信号端的电压输出至下拉节点。

主权项：1.一种移位寄存器单元，包括：上拉节点和下拉节点，所述上拉节点用于控制所述移位寄存器单元的信号输出端输出栅极扫描信号，所述下拉节点用于停止所述信号输出端输出栅极扫描信号，其特征在于，所述移位寄存器单元还包括：第一输入模块、上拉控制模块、下拉控制模块、下拉模块和输出模块；所述第一输入模块，连接第一信号端、第一电压端和第一节点，用于在所述第一电压端的控制下，将所述第一信号端的电压输出至所述第一节点；所述上拉控制模块，连接所述第一节点、第二电压端和第二节点，用于在所述第一节点的控制下，将所述第二电压端的电压输出至所述第二节点；所述下拉控制模块，连接所述第一节点、第三电压端、第一时钟信号端、所述信号输出端和所述下拉节点，用于在所述第一节点的控制下，将所述第三电压端的电压输出至所述下拉节点；或者用于在所述信号输出端的控制下，将所述第三电压端的电压输出至所述下拉节点；或者用于在所述第一时钟信号端的控制下，将所述第一时钟信号端的电压输出至所述下拉节点；其中，所述第二节点与所述上拉节点连接；所述下拉控制模块包括第三晶体管、第四晶体管、第五晶体管；所述第三晶体管的栅极连接所述第一时钟信号端，第一极连接所述第一时钟信号端，第二极连接所述下拉节点；所述第四晶体管的栅极连接所述第一节点，第一极连接所述下拉节点，第二极连接所述第三电压端；所述第五晶体管的栅极连接所述信号输出端，第一极连接所述下拉节点，第二极连接所述第三电压端；所述下拉模块，连接所述下拉节点、所述第二节点、所述信号输出端和所述第三电压端，用于在所述下拉节点的控制下，将所述第三电压端的电压输出至所述第二节点和所述信号输出端；所述输出模块，连接所述上拉节点、第二时钟信号端、所述信号输出端，用于在所述上拉节点的控制下，将所述第二时钟信号端的电压输出至所述信号输出端。

全文数据：移位寄存器单元、栅极驱动电路及驱动方法、显示装置技术领域本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路及驱动方法、显示装置。背景技术随着显示技术的不断提高，人们对于显示装置的要求也在不断提高，其中，大尺寸、高分辨率、窄边框等显示技术越来越受到关注。其中一项非常重要的技术就是GOAGateDriveronArray，集成栅极驱动电路技术量产化的实现。利用GOA技术将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。这种利用GOA技术集成在阵列基板上的栅极开关电路也称为GOA电路或移位寄存器电路，其中该栅极开关电路中的每个移位寄存器也称GOA单元。现有的栅极驱动电路，本级移位寄存器单元的复位信号端与下一级移位寄存器单元的信号输出端相连接，这使得本级移位寄存器单元的下拉阶段依靠下一级移位寄存器单元提供的信号才能完成，而当下一级移位寄存器单元输出异常时，会导致本级移位寄存器单元无法完成下拉阶段，导致栅极驱动电路输出异常。发明内容本发明的实施例提供一种移位寄存器单元、栅极驱动电路及驱动方法、显示装置，可解决栅极驱动电路中的移位寄存器单元无法复位所带来的栅极驱动电路输出异常的问题。为达到上述目的，本发明的实施例采用如下技术方案：第一方面，提供一种移位寄存器单元，包括：上拉节点和下拉节点，所述上拉节点用于控制所述移位寄存器单元的信号输出端输出栅极扫描信号，所述下拉节点用于停止所述信号输出端输出栅极扫描信号，所述移位寄存器单元还包括：第一输入模块、上拉控制模块和下拉控制模块；所述第一输入模块，连接第一信号端、第一电压端和第一节点，用于在所述第一电压端的控制下，将所述第一信号端的电压输出至所述第一节点；所述上拉控制模块，连接所述第一节点、第二电压端和第二节点，用于在所述第一节点的控制下，将所述第二电压端的电压输出至所述第二节点；所述下拉控制模块，连接所述第一节点、第三电压端、第一时钟信号端、所述信号输出端和所述下拉节点，用于在所述第一节点的控制下，将所述第三电压端的电压输出至所述下拉节点；或者用于在所述信号输出端的控制下，将所述第三电压端的电压输出至所述下拉节点；或者用于在所述第一时钟信号端的控制下，将所述第一时钟信号端的电压输出至所述下拉节点；其中，所述第二节点与所述上拉节点连接。可选的，所述移位寄存器单元还包括：滤波模块；所述滤波模块，连接所述第二节点、所述上拉节点、所述第二电压端，用于在所述第二电压端的控制下，将所述第二节点输入至所述滤波模块的信号中的杂波滤除后输出至所述上拉节点。可选的，所述移位寄存器单元还包括：第二输入模块；所述第二输入模块，连接第二信号端、第四电压端和所述第一节点，用于在所述第四电压端的控制下，将所述第二信号端的电压输出至所述第一节点。可选的，所述移位寄存器单元还包括：下拉模块和输出模块；所述下拉模块，连接所述下拉节点、所述第二节点、所述信号输出端和所述第三电压端，用于在所述下拉节点的控制下，将所述第三电压端的电压输出至所述第二节点和所述信号输出端；所述输出模块，连接所述上拉节点、第二时钟信号端、所述信号输出端，用于在所述上拉节点的控制下，将所述第二时钟信号端的电压输出至所述信号输出端。可选的，所述移位寄存器单元还包括：初始化模块；所述初始化模块，连接第三信号端、所述第二电压端和所述下拉节点，用于在所述第三信号端的控制下，将所述第二电压端的电压输出至所述下拉节点。可选的，所述移位寄存器单元还包括：残荷消除模块；所述残荷消除模块，连接第四信号端、所述第三电压端、所述第二节点、所述下拉节点和所述信号输出端，用于在所述第四信号端的控制下，将所述第三电压端的电压输出至所述第二节点和所述下拉节点，还用于将所述第四信号端的电压输出至所述信号输出端。可选的，所述第一输入模块包括第一晶体管；所述第一晶体管的栅极连接所述第一信号端，第一极连接所述第一电压端，第二极连接所述第一节点。可选的，所述上拉控制模块包括第二晶体管；所述第二晶体管的栅极连接所述第一节点，第一极连接所述第二电压端，第二极连接所述第二节点。可选的，所述下拉控制模块包括第三晶体管、第四晶体管、第五晶体管；所述第三晶体管的栅极连接所述第一时钟信号端，第一极连接所述第一时钟信号端，第二极连接所述下拉节点；所述第四晶体管的栅极连接所述第一节点，第一极连接所述下拉节点，第二极连接所述第三电压端；所述第五晶体管的栅极连接所述信号输出端，第一极连接所述下拉节点，第二极连接所述第三电压端。可选的，所述下拉控制模块还包括第六晶体管；所述第六晶体管的栅极连接所述第二电压端，第一极连接所述第一时钟信号端，第二极连接所述第三晶体管的栅极。可选的，所述下拉控制模块还包括第一电容；所述第一电容的第一极连接所述下拉节点，第二极连接所述第三电压端。可选的，所述移位寄存器单元还包括滤波模块时，所述滤波模块包括第七晶体管；所述第七晶体管的栅极连接所述第二电压端，第一极连接所述第二节点，第二极连接所述上拉节点。可选的，所述移位寄存器单元还包括第二输入模块时，所述第二输入模块包括第八晶体管；所述第八晶体管的栅极连接所述第二信号端，第一极连接所述第一节点，第二极连接所述第四电压端。可选的，所述下拉模块包括第九晶体管和第十晶体管，所述输出模块包括第十一晶体管和第二电容；所述第九晶体管的栅极连接所述下拉节点，第一极连接所述第二节点，第二极连接所述第三电压端；所述第十晶体管的栅极连接所述下拉节点，第一极连接所述信号输出端，第二极连接所述第三电压端；所述第二电容的第一极连接所述上拉节点，第二极连接所述信号输出端；所述第十一晶体管的栅极连接所述上拉节点，第一极连接所述第二时钟信号端，第二极连接所述信号输出端。可选的，所述移位寄存器单元还包括初始化模块时，所述初始化模块包括第十二晶体管；所述第十二晶体管的栅极连接所述第三信号端，第一极连接所述下拉节点，第二极连接所述第二电压端。可选的，所述移位寄存器单元还包括残荷消除模块时，所述残荷消除模块包括第十三晶体管、第十四晶体管和第十五晶体管；所述第十三晶体管的栅极连接所述第四信号端，第一极连接所述下拉节点，第二极连接所述第三电压端；所述第十四晶体管的栅极连接所述第四信号端，第一极连接所述信号输出端，第二极连接所述第四信号端；所述第十五晶体管的栅极连接所述第四信号端，第一极连接所述第二节点，第二极连接所述第三电压端。第二方面，提供一种栅极驱动电路，包括至少两级级联的如第一方面所述的移位寄存器单元；第一级移位寄存器单元的第一信号端与起始信号端相连接；除了所述第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号端与其上一级移位寄存器单元的信号输出端相连接。可选的，所述移位寄存器单元还包括第二信号输入模块；除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号端与其下一级移位寄存器单元的信号输出端相连接；所述最后一级移位寄存器单元的第二信号端连接所述起始信号端，或者复位信号端。第三方面，还提供一种显示装置，包括第二方面所述的栅极驱动电路。第四方面，提供一种用于驱动第一方面所述的移位寄存器单元的驱动方法，在一图像帧内，所述方法包括：输入阶段：在第一电压端的控制下，第一输入模块将第一信号端输入的开启电压输出至第一节点，所述第一节点控制上拉控制模块开启，将第二电压端的电压经第二节点输出至上拉节点；下拉阶段：在第一时钟信号端的控制下，下拉控制模块将所述第一时钟信号端的时钟信号输出至下拉节点。可选的，所述移位寄存器单元包括第二输入模块、滤波模块、下拉模块和输出模块；所述方法还包括：输入阶段：在所述第一电压端的控制下，所述第一输入模块将所述第一信号端输入的开启电压输出至所述第一节点，所述第一节点控制所述上拉控制模块开启，将所述第二电压端的电压输出至所述第二节点，所述滤波模块将所述第二节点输入的信号中的杂波滤除后输出至所述上拉节点；或者，在第四电压端的控制下，所述第二输入模块将第二信号端输入的开启电压输出至所述第一节点，所述第一节点控制所述上拉控制模块开启，将所述第二电压端的电压输出至所述第二节点，所述滤波模块将所述第二节点输入的信号中的杂波滤除后输出至所述上拉节点；输出阶段：在所述上拉节点的控制下，所述输出模块将第二时钟信号端的时钟信号输出至信号输出端，所述信号输出端输出栅极扫描信号；所述下拉阶段还包括：在所述下拉节点的控制下，下拉模块将第三电压端输入的下拉信号输出至所述第二节点，所述滤波模块将所述第二节点输入的信号中的杂波滤除后输出至所述上拉节点，控制所述输出电路关闭；所述下拉模块还将所述第三电压端输入的下拉信号输出至所述信号输出端。可选的，所述移位寄存器单元包括初始化模块和残荷消除模块；所述方法还包括：初始化阶段：在第三信号端的控制下，所述初始化模块将所述第二电压端的电压输出至所述下拉节点；在所述下拉节点的控制下，下拉模块将所述第三电压端输入的下拉信号输出至所述第二节点，所述滤波模块将所述第二节点输入的信号中的杂波滤除后输出至所述上拉节点；所述下拉模块还将所述第三电压端输入的下拉信号输出至所述信号输出端；残荷消除阶段：在第四信号端的控制下，所述残荷消除模块将所述第三电压端输入的上拉信号输出至所述下拉节点和所述第二节点，所述滤波模块将所述第二节点输入的信号中的杂波滤除后输出至所述上拉节点；所述残荷消除模块还将所述第四信号端的电压输出至所述信号输出端。本发明实施例提供一种移位寄存器单元、栅极驱动电路及驱动方法、显示装置，在驱动过程中，其下拉阶段是依靠本级移位寄存器单元的下拉控制模块将第一时钟信号端的时钟信号输出至下拉节点，从而拉低上拉节点的电位，并将低电平信号输出至信号输出端，来完成移位寄存器单元的下拉阶段。因此，本发明中的移位寄存器单元的复位阶段与其他级移位寄存器单元输出的信号无关，从而可一定程度的提高栅极驱动电路的稳定性。附图说明为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本发明实施例提供的一种移位寄存器单元的结构示意图；图2为本发明实施例提供的另一种移位寄存器单元的结构示意图；图3为本发明实施例提供的再一种移位寄存器单元的结构示意图；图4为本发明实施例提供的又一种移位寄存器单元的结构示意图；图5为本发明实施例提供的又一种移位寄存器单元的结构示意图；图6为本发明实施例提供的一种移位寄存器单元的控制信号时序图；图7为现有技术提供的一种移位寄存器单元信号紊乱时的时序图；图8为本发明实施例提供的一种栅极驱动电路的结构示意图。附图标记10-第一输入模块；20-上拉控制模块；30-下拉控制模块；40-滤波模块；50-第二输入模块；60-下拉模块；70-输出模块；80-初始化模块；90-残荷消除模块；PU-上拉节点；PD-下拉结点；A-第一节点；B-第二节点；S1-第一信号端；S2-第二信号端；S3-第三信号端；S4-第四信号端；V1-第一电压端；V2-第二电压端；V3-第三电压端；V4-第四电压端；OUTPUT-信号输出端；CKB-第一时钟信号端；CK-第二时钟信号端。具体实施方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。本发明实施例提供一种移位寄存器单元，如图1所示，包括：上拉节点PU和下拉节点PD，上拉节点PU用于控制移位寄存器单元的信号输出端OUTPUT输出栅极扫描信号，下拉节点PD用于停止信号输出端OUTPUT输出栅极扫描信号。其中，上拉节点PU用于控制信号输出端OUTPUT输出栅极扫描信号，即上拉节点PU用于控制信号输出端OUTPUT输出高电平信号；下拉节点PD用于停止信号输出端OUTPUT输出栅极扫描信号，即下拉节点PD用于控制信号输出端OUTPUT输出低电平信号。当然，本领域的技术人员还应当理解到，对于移位寄存器单元中的上拉节点PU和下拉结点而言，两者一般处于相反的状态，例如上拉节点PU在处于工作状态例如，高电平状态时，下拉节点PD在处于非工作状态例如，低电平状态；上拉节点PU在处于非工作状态例如，低电平状态时，下拉节点PD在处于工作状态例如，高电平状态。如图1所示，该移位寄存器单元还包括：第一输入模块10、上拉控制模块20和下拉控制模块30。第一输入模块10，连接第一信号端S1、第一电压端V1和第一节点A，用于在第一电压端V1的控制下，将第一信号端S1的电压输出至第一节点A。上拉控制模块20，连接第一节点A、第二电压端V2和第二节点B，用于在第一节点A的控制下，将第二电压端V2的电压输出至第二节点B。下拉控制模块30，连接第一节点A、第三电压端V3、第一时钟信号端CKB、信号输出端OUTPUT和下拉节点PD，用于在第一节点A的控制下，将第三电压端V3的电压输出至下拉节点PD；或者用于在信号输出端OUTPUT的控制下，将第三电压端V3的电压输出至下拉节点PD；或者用于在第一时钟信号端CKB的控制下，将第一时钟信号端CKB的电压输出至下拉节点PD。其中，第二节点B与上拉节点PU连接。本领域的技术人员应当理解到，可参考图1，在移位寄存器单元中，上拉节点PU与输出模块70连接，通过上拉节点PU开启输出模块70以通过信号输出端OUTPUT输出栅极扫描信号高电平信号；下拉节点PD与下拉模块60连接，通过下拉节点PD开启下拉模块60以通过信号输出端OUTPUT输出终止信号例如，可以为低电平信号。此处需要说明的是，第一，第二节点B与上拉节点PU连接，可以如图1所示，第二节点B与上拉节点PU直接连接两个节点重合为一个节点；也可以是包括一个其他模块，该模块与第二节点B和上拉节点PU均连接，当该模块导通时，第二节点B与上拉节点PU连接。本发明实施例提供的移位寄存器单元，在驱动过程中，其下拉阶段是依靠本级移位寄存器单元的下拉控制模块30将第一时钟信号端CKB的时钟信号输出至下拉节点PD，从而拉低上拉节点PU的电位，并将低电平信号输出至信号输出端OUTPUT，来完成移位寄存器单元的下拉阶段。因此，本发明中的移位寄存器单元的复位阶段与其他级移位寄存器单元输出的信号无关，从而可一定程度的提高栅极驱动电路的稳定性。在此基础上，为了提高输入至上拉节点PU的信号的质量，如图2所示，所述移位寄存器单元还包括滤波模块40。滤波模块40，连接第二节点B、上拉节点PU、第二电压端V2，用于在第二电压端V2的控制下，将第二节点B输入至滤波模块40的信号中的杂波滤除后输出至上拉节点PU。进一步的，为了使本发明提供的移位寄存器单元能够实现正向扫描和反向扫描，如图2所示，所述移位寄存器单元还包括第二输入模块50。第二输入模块50，连接第二信号端S2、第四电压端V4和第一节点A，用于在第四电压端V4的控制下，将第二信号端S2的电压输出至第一节点A。进一步的，如图1和图2所示，所述移位寄存器单元还包括：下拉模块60和输出模块70。下拉模块60，连接下拉节点PD、第二节点B、信号输出端OUTPUT和第三电压端V3，用于在下拉节点PD的控制下，将第三电压端V3的电压输出至第二节点B和信号输出端OUTPUT。输出模块70，连接上拉节点PU、第二时钟信号端CK、信号输出端OUTPUT，用于在上拉节点PU的控制下，将第二时钟信号端CK的电压输出至信号输出端OUTPUT。进一步的，为了在需要时能够对本发明提供的移位寄存器单元进行初始化，如图2所示，本发明提供的移位寄存器单元还包括初始化模块80。初始化模块80，连接第三信号端S3、第二电压端V2和下拉节点PD，用于在第三信号端S3的控制下，将第二电压端V2的电压输出至下拉节点PD。当移位寄存器单元出现故障，为了不影响重新启动后的移位寄存器单元的使用，如图2所示，本发明提供的移位寄存器单元还包括残荷消除模块90。残荷消除模块90，连接第四信号端S4、第三电压端V3、第二节点B、下拉节点PD和信号输出端OUTPUT，用于在第四信号端S4的控制下，将第三电压端V3的电压输出至第二节点B和下拉节点PD，还用于将第四信号端S4的电压输出至信号输出端OUTPUT。以下，对上述移位寄存器单元中的各个模块的具体结构进行详细的说明。可选的，如图3、图4、图5所示，第一输入模块10包括第一晶体管T1。第一晶体管T1的栅极连接第一信号端S1，第一极连接第一电压端V1，第二极连接第一节点A。如图3、图4、图5所示，上拉控制模块20包括第二晶体管T2。第二晶体管T2的栅极连接第一节点A，第一极连接第二电压端V2，第二极连接第二节点B。如图3、图4、图5所示，下拉控制模块30包括第三晶体管T3、第四晶体管T4、第五晶体管T5。第三晶体管T3的栅极连接第一时钟信号端CKB，第一极连接第一时钟信号端CKB，第二极连接下拉节点PD。第四晶体管T4的栅极连接第一节点A，第一极连接下拉节点PD，第二极连接第三电压端V3。第五晶体管T5的栅极连接信号输出端OUTPUT，第一极连接下拉节点PD，第二极连接第三电压端V3。如图4和图5所示，下拉控制模块30还包括第六晶体管T6。第六晶体管T6的栅极连接第二电压端V2，第一极连接第一时钟信号端CKB，第二极连接第三晶体管T3的栅极。进一步的，如图4和图5所示，下拉控制模块30还包括第一电容C1。第一电容C1的第一极连接下拉节点PD，第二极连接第三电压端V3。如图4和图5所示，滤波模块40包括第七晶体管T7。第七晶体管T7的栅极连接第二电压端V2，第一极连接第二节点B，第二极连接上拉节点PU。如图3、图4、图5所示，第二输入模块50包括第八晶体管T8。第八晶体管T8的栅极连接第二信号端S2，第一极连接第一节点A，第二极连接第四电压端V4。如图3、图4、图5所示，下拉模块60包括第九晶体管T9和第十晶体管T10。第九晶体管T9的栅极连接下拉节点PD，第一极连接第二节点B，第二极连接第三电压端V3。第十晶体管T10的栅极连接下拉节点PD，第一极连接信号输出端OUTPUT，第二极连接第三电压端V3。如图3、图4、图5所示，输出模块70包括第十一晶体管T11和第二电容C2。第二电容C2的第一极连接上拉节点PU，第二极连接信号输出端OUTPUT。第十一晶体管T11的栅极连接上拉节点PU，第一极连接第二时钟信号端CK，第二极连接信号输出端OUTPUT。如图5所示，初始化模块80包括第十二晶体管T12。第十二晶体管T12的栅极连接第三信号端S3，第一极连接下拉节点PD，第二极连接第二电压端V2。如图5所示，残荷消除模块90包括第十三晶体管T13、第十四晶体管T14和第十五晶体管T15。第十三晶体管T13的栅极连接第四信号端S4，第一极连接下拉节点PD，第二极连接第三电压端V3。第十四晶体管T14的栅极连接第四信号端S4，第一极连接信号输出端OUTPUT，第二极连接第四信号端S4。第十五晶体管T15的栅极连接第四信号端S4，第一极连接第二节点B，第二极连接第三电压端V3。需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管；可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。以下，以上述晶体管均为N型晶体管为例，结合图6所示的信号时序图对图5所示的移位寄存器单元在一图像帧例如第U帧，U≥1，U为正整数的不同的阶段的通断情况进行详细的举例说明。其中，第一时钟信号端CKB和第二时钟信号端CK为互补信号，第一电压端V1和第四电压端V4是控制正反扫描的高低电平，本发明实施例中是以第二电压端V2恒定输出高电平为例进行的说明。此外，以下说明是以正向扫描为例，即以第一信号输入模块工作，第二信号输入模块不工作为例进行说明即第一电压端V1输入高电平信号，第四电压端V4输入低电平信号。当反向扫描时，第二信号输入模块工作，第一信号输入模块不工作。在输入阶段P1，S1＝1，CK＝0，CKB＝1，S3＝0，S4＝0；其中，“0”表示低电平，“1”表示高电平。此时，由于第一电压端V1输出高电平信号，因此第一晶体管T1导通，从而将第一信号端S1的高电平信号输出至第一节点A，控制第二晶体管T2开启，第二电压端V2的电压经第二晶体管T2传输至第二节点B。由于第二电压端V2输出高电平信号，因此第七晶体管T7为常开晶体管，第二节点B上的高电平信号经第七晶体管T7滤波后输出至上拉节点PU，并通过第二电容C2对该高电平信号进行存储。在上拉节点PU高电位的控制下，第十一晶体管T11导通，将第二时钟信号端CK的低电平输出至信号输出端OUTPUT。在上拉节点PU高电位的控制下，第十一晶体管T11导通，将第二时钟信号端CK的低电平输出至信号输出端OUTPUT，并控制第五晶体管T5截止。与此同时，第一信号端S1的高电平信号输出至第一节点A，第一节点A的高电平信号控制第四晶体管T4开启，将第三电压端V3的低电平信号传输至下拉节点PD，此时，即使在第二电压端V2输出的高电平信号的控制下，第六晶体管T6导通，将第一时钟信号端CKB的高电平输出至第三晶体管T3的栅极，控制第三晶体管T3开启，将第一时钟信号端CKB的高电平输出至下拉节点PD，但第三晶体管T3、第四晶体管T4和第六晶体管T6在下拉节点PD的分压使得第九晶体管T9和第十晶体管T10仍处于截止状态，保证上拉节点PU的充电状态。第三信号端S3输入低电平信号控制第十二晶体管T12截止，第四信号端S4输入低电平信号，控制第十三晶体管T13、第十四晶体管T14、第十五晶体管T15截止。综上所述，第一晶体管T1开启、第二晶体管T2开启、第三晶体管T3截止、第四晶体管T4开启、第五晶体管T5截止、第六晶体管T6开启、第七晶体管T7开启、第八晶体管T8截止、第九晶体管T9截止、第十晶体管T10截止、第十一晶体管T11开启、第十二晶体管T12截止、第十三晶体管T13截止、第十四晶体管T14截止、第十五晶体管T15截止，信号输出端OUTPUT在上述输入阶段P1输出低电平。输出阶段P2，S1＝0，CK＝1，CKB＝0，S3＝0，S4＝0。此时，由于第一电压端V1输出高电平信号，因此第一晶体管T1导通，从而将第一信号端S1的低电平信号输出至第一节点A，控制第二晶体管T2和第四晶体管T4截止。第二电容C2用输入阶段P1存储的高电平对上拉节点PU进行充电，从而使得第十一晶体管T11保持开启状态。在此情况下，第二时钟信号端CK的高电平通过第十一晶体管T11输出至信号输出端OUTPUT，并控制第五晶体管T5开启，第三电压端V3的低电平信号经过第五晶体管T5传输至下拉节点PD，下拉节点PD的低电平信号控制第九晶体管T9和第十晶体管T10截止。此外，在第二电容C2的自举Bootstrapping作用下，上拉节点PU的电位进一步升高第二电容C2与信号输出端OUTPUT连接的一端的电位由0跳变为1，在第二电容C2对上拉节点PU进行充电时，上拉节点PU的电位在1的基础上再向高电位跳变1，以维持第十一晶体管T11处于导通的状态，从而使得第二时钟信号端CK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。与此同时，在第二电压端V2输出的高电平信号的控制下，第六晶体管T6导通，第一时钟信号输出低电平信号，控制第三晶体管T3截止。第三信号端S3输入低电平信号控制第十二晶体管T12截止，第四信号端S4输入低电平信号，控制第十三晶体管T13、第十四晶体管T14、第十五晶体管T15截止。综上所述，第一晶体管T1开启、第二晶体管T2截止、第三晶体管T3截止、第四晶体管T4截止、第五晶体管T5开启、第六晶体管T6开启、第七晶体管T7开启、第八晶体管T8截止、第九晶体管T9截止、第十晶体管T10截止、第十一晶体管T11开启、第十二晶体管T12截止、第十三晶体管T13截止、第十四晶体管T14截止、第十五晶体管T15截止，信号输出端OUTPUT在上述输出阶段P2输出高电平，以向与信号输出端OUTPUT相连接的栅线输出栅极扫描信号。下拉阶段P3，S1＝0，CK＝0，CKB＝1，S3＝0，S4＝0。此时，由于第一电压端V1输出高电平信号，因此第一晶体管T1导通，从而将第一信号端S1的低电平信号输出至第一节点A，控制第二晶体管T2和第四晶体管T4截止。在第二电压端V2输出的高电平信号的控制下，第七晶体管T7和第六晶体管T6导通，第一时钟信号输出的高电平信号控制第三晶体管T3开启，并将第一时钟信号输出的高电平信号传输至下拉节点PD，下拉节点PD控制第九晶体管T9和第十晶体管T10均开启，通过第九晶体管T9将第二节点B的电位下拉至第三电压端V3的低电平，第二节点B的低电平信号经第七晶体管T7滤除杂波后传输至上拉节点PU，即将上拉节点PU的电位下拉至第三电压端V3的低电平，并控制第十一晶体管T11截止；通过第十晶体管T10将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平，并控制第五晶体管T5截止。第一电容C1将下拉节点PD的高电平进行存储，使上拉节点PU长时间稳定的保持高电平。此外，第三信号端S3输入低电平信号控制第十二晶体管T12截止，第四信号端S4输入低电平信号，控制第十三晶体管T13、第十四晶体管T14、第十五晶体管T15截止。综上所述，第一晶体管T1开启、第二晶体管T2截止、第三晶体管T3开启、第四晶体管T4截止、第五晶体管T5截止、第六晶体管T6开启、第七晶体管T7开启、第八晶体管T8截止、第九晶体管T9开启、第十晶体管T10开启、第十一晶体管T11截止、第十二晶体管T12截止、第十三晶体管T13截止、第十四晶体管T14截止、第十五晶体管T15截止，信号输出端OUTPUT在上述下拉阶段P3输出低电平。其中，在上述下拉阶段P3，如图3所示，没有第六晶体管T6，则第一时钟信号端CKB的高电平信号控制第三晶体管T3开启，并将第一时钟信号端CKB的高电平信号传输至下拉节点PD。如图4和图5所述，包括第六晶体管T6，则第一时钟信号端CKB的高电平信号经开启的第六晶体管T6传输至第三晶体管T3的栅极，控制第三晶体管T3开启，第一时钟信号端CKB的高电平信号经第三晶体管T3传输至下拉节点PD。如图3所示的移位寄存器单元不包括第六晶体管T6，下拉节点PD的电压如图6中虚线所示，如图4和图5所示的移位寄存器单元包括第六晶体管T6，下拉节点PD的电压如图6中实线所示。从图6可知，如图3所示的移位寄存器单元下拉节点PD电压无法完整保持第一时钟信号的高电平存在损失，由于N型晶体管的在输出高电平时存在不可避免的阈值损失，导致第三晶体管T3在给下拉节点PD充电时无法达到完整的高点平幅值，存在一定的损失。如图4和图5所示的移位寄存器单元下拉节点PD电压如图所标记较完整保持高电平，增加第六晶体管T6后，第六晶体管T6和第三晶体管T3配合，使得第三晶体管T3栅极发生自举，使得第一时钟信号端CKB的高电平信号通过第三晶体管T3能完整的给下拉节点PD充电，避免阈值损失，实现第一时钟信号端CKB的高电平信号无损输入到下拉节点PD，起到对下拉节点PD信号进行提升驱动能力及波形整形的作用，从而确保下拉节点PD信号的持续稳定，提升了显示器栅极驱动的性能及稳定性，因此本发明实施例优选的下拉控制模块30还包括第六晶体管T6。此处，现有的移位寄存器单元，本级移位寄存器单元在上述下拉阶段P3输出低电平无法由本级移位寄存器单元来实现，而是依靠下一级移位寄存器单元输出的高电平信号来完成的。这样一来，如图7所示，在下一级异常输出的情况下，无法实现本级移位寄存器单元的复位，导致后续连锁输出异常。而本发明提供的移位寄存器单元，增加第二晶体管T2，并改变上一级移位寄存器单元的信号输出端OUTPUT与本级移位寄存器单元的连接端后上一级移位寄存器单元的信号输出端OUTPUT不与本级移位寄存器单元第一晶体管T1的栅极相连，移位寄存器单元的复位单元和保持复位单元都是第三晶体管T3，由于本级第四晶体管T4在输入低电平信号后保持关闭状态即第一节点A在输入信号后为低电平图6中虚线表示现有技术中第一节点A的电位变化，实线表示本发明中第一节点A的电位变化，使得第一时钟信号端CKB的高电平信号可以由第三晶体管T3传输至下拉节点PD，以拉高下拉节点PD拉低上拉节点PU实现复位，避免下一级异常输出使本级无法复位，避免出现后续连锁异常输出，提升显示器栅极驱动的性能及稳定性。初始化阶段P4，S1＝0，CK＝0，CKB＝0，S3＝1，S4＝0。此时，第三信号端S3输出高电平信号，控制第十二晶体管T12开启，将第二电压端V2的高电平信号输出至下拉节点PD，下拉节点PD控制第九晶体管T9和第十晶体管T10开启，第九晶体管T9将第三电压端V3的低电平信号输出至上拉节点PU，第十晶体管T10将第三电压端V3的低电平信号输出至信号输出端OUTPUT，将上拉节点PU和信号输出端OUTPUT的电压均拉低，完成对移位寄存器单元的初始化。综上所述，在该初始化阶段P4，第一晶体管T1开启、第二晶体管T2截止、第三晶体管T3截止、第四晶体管T4截止、第五晶体管T5截止、第六晶体管T6开启、第七晶体管T7开启、第八晶体管T8截止、第九晶体管T9开启、第十晶体管T10开启、第十一晶体管T11截止、第十二晶体管T12开启、第十三晶体管T13截止、第十四晶体管T14截止、第十五晶体管T15截止，信号输出端OUTPUT在上述初始化阶段P4输出低电平。残荷消除阶段P5，S1＝0，S3＝0，S4＝1。此时，第四信号端S4输出高电平，控制第十三晶体管T13、第十四晶体管T14、第十五晶体管T15开启，第十四晶体管T14将第三信号端S3的高电平信号输出至信号输出端OUTPUT，使信号输出端OUTPUT输出栅极扫描信号，以使整个电路完成放电，消除因异常显示而残留在电路内的电荷。为了保证残荷的消除效果，第十五晶体管T15将第三信号端S3输出的高电平信号输出至上拉节点PU，以避免其他信号影响信号输出端OUTPUT的输出。与此同时，为了进一步保证残荷的消除效果，第十三晶体管T13将第三信号端S3输出的高电平信号输出至下拉节点PD，下拉节点PD控制第九晶体管T9和第十晶体管T10开启，将第三电压端V3输出的高电平信号分别输出至上拉节点PU和信号输出端OUTPUT。此处需要说明的是，当进入残荷消除阶段P5时，第三信号端S3输出的信号会由低电平信号变为高电平信号。若移位寄存器单元没有上述功能，则可通过第十四晶体管T14单独完成残荷消除任务。本发明提供的残荷消除模块90，包括第十三晶体管T13、第十四晶体管T14和第十五晶体管T15，三个晶体管相配合，实现信号输出端OUTPUT输出为高电平并保持上拉节点PU为高电平的同时更加确保上拉节点PU为高电平，提升了显示器栅极驱动的性能及稳定性。综上所述，在该残荷消除阶段P5，第一晶体管T1开启、第二晶体管T2截止、第三晶体管T3截止、第四晶体管T4截止、第五晶体管T5截止、第六晶体管T6开启、第七晶体管T7开启、第八晶体管T8截止、第九晶体管T9开启、第十晶体管T10开启、第十一晶体管T11截止、第十二晶体管T12截止、第十三晶体管T13开启、第十四晶体管T14开启、第十五晶体管T15开启，信号输出端OUTPUT在上述残荷消除阶段P5输出高电平。需要说明的是，上述实施例中晶体管的通、断过程是以所有晶体管为N型晶体管为例进行说明的，当所有晶体管均为P型时，需要对图5中各个控制信号进行翻转，而移位寄存器单元中各个模块的晶体管的通断过程同上所述，此处不再赘述。此外，上述移位寄存器单元的工作过程，是以上述多个移位寄存器单元级联构成的栅极驱动电路采用正向扫描的方式为例进行的说明。当采用反向扫描时，在图3、图4和图5所示的移位寄存器单元中，使第一晶体管T1截止，第八晶体管T8开启即可。本发明实施例提供一种栅极驱动电路，如图8所示，包括至少两级级联的上述移位寄存器单元RS1、RS2……RSn。第一级移位寄存器单元RS1的第一信号端S1与起始信号端STV相连接；除了第一级移位寄存器单元RS1以外，每一级移位寄存器单元RSn的第一信号端S1与其上一级移位寄存器单元RSn-1的信号输出端OUTPUT相连接。其中，起始信号端STV用于输出起始信号，该栅极驱动电路的第一级移位寄存器单元RS1在接收到上述起始信号后开始对栅线G1、G2……Gn进行逐行扫描。当移位寄存器单元还包括第二输入模块50时，除了最后一级移位寄存器单元以外，每一级移位寄存器单元RSn的第二信号端S2与其下一级移位寄存器单元RSn+1的信号输出端OUTPUT相连接；最后一级移位寄存器单元的第二信号端S2连接起始信号端STV，或者复位信号端图8中以最后一级移位寄存器单元的第二信号端S2连接起始信号端STV进行示意。这样一来，起始信号端STV用于输出起始信号，该栅极驱动电路反向扫描时，最后一级移位寄存器单元在接收到上述起始信号后开始对栅线G1、G2……Gn进行逐行扫描。本发明实施例提供的栅极驱动电路的有益效果与上述移位寄存器单元的有益效果相同，此处不再赘述。本发明实施例提供一种显示装置，包括如上所述的任意一种栅极驱动电路，具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。需要说明的是，在本发明实施例中，显示装置具体至少可以包括液晶显示面板或有机发光二极管显示面板，例如该显示面板可以应用至液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件中。本发明实施例提供一种用于驱动上述任意一种移位寄存器单元的方法，具体的在一图像帧内，所述方法包括：输入阶段P1：在第一电压端V1的控制下，第一输入模块10将第一信号端S1输入的开启电压输出至第一节点A，第一节点A控制上拉控制模块20开启，将第二电压端V2的电压经第二节点B输出至上拉节点PU。与此同时，第一节点A控制下拉控制模块30开启，将第三电压端V3的低电平信号输出至下拉节点PD，控制下拉模块60关闭。此时，初始化模块80和残荷消除模块90均关闭。当上述移位寄存器单元中各个模块的结构如图5所示，且各个模块中的晶体管均为N型晶体管时，在该输入阶段P1中，第一信号端S1输入高电平信号，第一时钟信号端CKB输入高电平，第二时钟信号端CK输入低电平，第三信号端S3输入低电平，第四信号端S4输入低电平，第一电压端V1输入高电平，第二电压端V2输入高电平，第三电压端V3输入低电平，第四电压端V4输入低电平，上拉节点PU为高电平，下拉节点PD为低电平，信号输出端OUTPUT输出低电平。当移位寄存器单元还包括滤波模块40时，输入阶段P1：在第一电压端V1的控制下，第一输入模块10将第一信号端S1输入的开启电压输出至第一节点A，第一节点A控制上拉控制模块20开启，将第二电压端V2的电压输出至第二节点B，滤波模块40将第二节点B输入的信号中的杂波滤除后输出至上拉节点PU。此时，由于第一电压端V1输出高电平信号，因此第一晶体管T1导通，从而将第一信号端S1的高电平信号输出至第一节点A，控制第二晶体管T2开启，第二电压端V2的电压经第二晶体管T2传输至第二节点B。由于第二电压端V2输出高电平信号，因此第七晶体管T7为常开晶体管，第二节点B上的高电平信号经第七晶体管T7滤波后输出至上拉节点PU，并通过第二电容C2对该高电平信号进行存储。在上拉节点PU高电位的控制下，第十一晶体管T11导通，将第二时钟信号端CK的低电平输出至信号输出端OUTPUT。在上拉节点PU高电位的控制下，第十一晶体管T11导通，将第二时钟信号端CK的低电平输出至信号输出端OUTPUT，并控制第五晶体管T5截止。与此同时，第一节点A的高电平信号控制第四晶体管T4开启，将第三电压端V3的低电平信号传输至下拉节点PD，此时，即使在第二电压端V2输出的高电平信号的控制下，第六晶体管T6导通，将第一时钟信号端CKB的高电平输出至第三晶体管T3的栅极，控制第三晶体管T3开启，将第一时钟信号端CKB的高电平输出至下拉节点PD，但第三晶体管T3、第四晶体管T4和第六晶体管T6在下拉节点PD的分压使得第九晶体管T9和第十晶体管T10仍处于截止状态，保证上拉节点PU的充电状态。第三信号端S3输入低电平信号控制第十二晶体管T12截止，第四信号端S4输入低电平信号，控制第十三晶体管T13、第十四晶体管T14、第十五晶体管T15截止。输出阶段P2：在上拉节点PU的控制下，输出模块70将第二时钟信号端CK的时钟信号高电位信号输出至信号输出端OUTPUT，信号输出端OUTPUT输出栅极扫描信号。与此同时，信号输出端OUTPUT输出的高电平信号控制下拉控制模块30开启，将第三电压端V3的低电平信号输出至下拉节点PD，控制下拉模块60关闭。此时，初始化模块80和残荷消除模块90均关闭。当上述移位寄存器单元中各个模块的结构如图5所示，且各个模块中的晶体管均为N型晶体管时，在该输出阶段P2中，第一信号端S1输入低电平，第二时钟信号端CK输入高电平，第一时钟信号端CKB输入低电平，第三信号端S3输入低电平，第四信号端S4输入低电平，第一电压端V1输入高电平，第二电压端V2输入高电平，第三电压端V3输入低电平，第四电压端V4输入低电平，上拉节点PU为高电平，下拉节点PD为低电平，信号输出端OUTPUT输出低电平。此时，由于第一电压端V1输出高电平信号，因此第一晶体管T1导通，从而将第一信号端S1的低电平信号输出至第一节点A，控制第二晶体管T2和第四晶体管T4截止。第二电容C2用输入阶段P1存储的高电平对上拉节点PU进行充电，从而使得第十一晶体管T11保持开启状态。在此情况下，第二时钟信号端CK的高电平通过第十一晶体管T11输出至信号输出端OUTPUT，并控制第五晶体管T5开启，第三电压端V3的低电平信号经过第五晶体管T5传输至下拉节点PD，下拉节点PD的低电平信号控制第九晶体管T9和第十晶体管T10截止。此外，在第二电容C2的自举作用下，上拉节点PU的电位进一步升高，以维持第十一晶体管T11处于导通的状态，从而使得第二时钟信号端CK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。与此同时，在第二电压端V2输出的高电平信号的控制下，第六晶体管T6导通，第一时钟信号输出低电平信号，控制第三晶体管T3截止。第三信号端S3输入低电平信号控制第十二晶体管T12截止，第四信号端S4输入低电平信号，控制第十三晶体管T13、第十四晶体管T14、第十五晶体管T15截止。下拉阶段P3：在第一时钟信号端CKB的控制下，下拉控制模块30将第一时钟信号端CKB的时钟信号高电位信号输出至下拉节点PD。在下拉节点PD的控制下，下拉模块60将第三电压端V3输入的下拉信号输出至第二节点B，滤波模块40将第二节点B输入的信号中的杂波滤除后输出至上拉节点PU，控制输出电路关闭；下拉模块60还将第三电压端V3输入的下拉信号输出至信号输出端OUTPUT。与此同时，第一信号端S1输入的低电平信号控制上拉控制模块20关闭。此时，输出模块70、初始化模块80和残荷消除模块90均关闭。当上述移位寄存器单元中各个模块的结构如图5所示，且各个模块中的晶体管均为N型晶体管时，在该下拉阶段P3中，第一信号端S1输入低电平，第二时钟信号端CK输入低电平，第一时钟信号端CKB输入高电平，第三信号端S3输入低电平，第四信号端S4输入低电平，第一电压端V1输入高电平，第二电压端V2输入高电平，第三电压端V3输入低电平，第四电压端V4输入低电平，上拉节点PU为低电平，下拉节点PD为高电平，信号输出端OUTPUT输出低电平。此时，由于第一电压端V1输出高电平信号，因此第一晶体管T1导通，从而将第一信号端S1的低电平信号输出至第一节点A，控制第二晶体管T2和第四晶体管T4截止。在第二电压端V2输出的高电平信号的控制下，第七晶体管T7和第六晶体管T6导通，第一时钟信号输出的高电平信号控制第三晶体管T3开启，并将第一时钟信号输出的高电平信号传输至下拉节点PD，下拉节点PD控制第九晶体管T9和第十晶体管T10均开启，通过第九晶体管T9将第二节点B的电位下拉至第三电压端V3的低电平，第二节点B的低电平信号经第七晶体管T7滤除杂波后传输至上拉节点PU，即将上拉节点PU的电位下拉至第三电压端V3的低电平，并控制第十一晶体管T11截止；通过第十晶体管T10将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平，并控制第五晶体管T5截止。第一电容C1将下拉节点PD的高电平进行存储，使上拉节点PU长时间稳定的保持高电平。此外，第三信号端S3输入低电平信号控制第十二晶体管T12截止，第四信号端S4输入低电平信号，控制第十三晶体管T13、第十四晶体管T14、第十五晶体管T15截止。初始化阶段P4：在第三信号端S3的控制下，初始化模块80将第二电压端V2的电压输出至下拉节点PD；在下拉节点PD的控制下，下拉模块60将第三电压端V3输入的下拉信号输出至第二节点B，滤波模块40将第二节点B输入的信号中的杂波滤除后输出至上拉节点PU；下拉模块60还将第三电压端V3输入的下拉信号输出至信号输出端OUTPUT。在该阶段，初始化模块80、下拉模块60、滤波模块40开启。当上述移位寄存器单元中各个模块的结构如图5所示，且各个模块中的晶体管均为N型晶体管时，在该初始化阶段P4中，第一信号端S1输入低电平，第二时钟信号端CK输入低电平，第一时钟信号端CKB输入低电平，第三信号端S3输入高电平，第四信号端S4输入低电平，第一电压端V1输入高电平，第二电压端V2输入高电平，第三电压端V3输入低电平，第四电压端V4输入低电平，上拉节点PU为低电平，下拉节点PD为高电平，信号输出端OUTPUT输出低电平。此时，第三信号端S3输出高电平信号，控制第十二晶体管T12开启，将第二电压端V2的高电平信号输出至下拉节点PD，下拉节点PD控制第九晶体管T9和第十晶体管T10开启，第九晶体管T9将第三电压端V3的低电平信号输出至上拉节点PU，第十晶体管T10将第三电压端V3的低电平信号输出至信号输出端OUTPUT，将上拉节点PU和信号输出端OUTPUT的电压均拉低，完成对移位寄存器单元的初始化。残荷消除阶段P5：在第四信号端S4的控制下，残荷消除模块90将第三电压端V3输入的上拉信号输出至下拉节点PD和第二节点B，滤波模块40将第二节点B输入的信号中的杂波滤除后输出至上拉节点PU；残荷消除模块90还将第四信号端S4的电压输出至信号输出端OUTPUT。在该阶段，残荷消除模块90、下拉模块60、滤波模块40开启。当上述移位寄存器单元中各个模块的结构如图5所示，且各个模块中的晶体管均为N型晶体管时，在该残荷消除阶段P5中，第一信号端S1输入低电平，第二时钟信号端CK输入低电平，第一时钟信号端CKB输入高电平，第三信号端S3输入低电平，第四信号端S4输入高电平，第一电压端V1输入高电平，第二电压端V2输入高电平，第三电压端V3输入高电平，第四电压端V4输入低电平，上拉节点PU为高电平，下拉节点PD为高电平，信号输出端OUTPUT输出高电平。此时，第四信号端S4输出高电平，控制第十三晶体管T13、第十四晶体管T14、第十五晶体管T15开启，第十四晶体管T14将第三信号端S3的高电平信号输出至信号输出端OUTPUT，第十五晶体管T15将第三信号端S3输出的高电平信号输出至上拉节点PU，第十三晶体管T13将第三信号端S3输出的高电平信号输出至下拉节点PD，下拉节点PD控制第九晶体管T9和第十晶体管T10开启，将第三电压端V3输出的高电平信号分别输出至上拉节点PU和信号输出端OUTPUT。以上是以第一输入模块10开启，第二输入模块50关闭进行示意，当反向扫描时，第一模块关闭，第二模块开启即可，即第四电压端V4输入高电平信号，第一电压端V1输入低电平信号，其他信号不变。本发明实施例提供的位移寄存器单元的驱动方法，其有益效果与上述位移寄存器单元相同，此处不再赘述。以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

权利要求：1.一种移位寄存器单元，包括：上拉节点和下拉节点，所述上拉节点用于控制所述移位寄存器单元的信号输出端输出栅极扫描信号，所述下拉节点用于停止所述信号输出端输出栅极扫描信号，其特征在于，所述移位寄存器单元还包括：第一输入模块、上拉控制模块和下拉控制模块；所述第一输入模块，连接第一信号端、第一电压端和第一节点，用于在所述第一电压端的控制下，将所述第一信号端的电压输出至所述第一节点；所述上拉控制模块，连接所述第一节点、第二电压端和第二节点，用于在所述第一节点的控制下，将所述第二电压端的电压输出至所述第二节点；所述下拉控制模块，连接所述第一节点、第三电压端、第一时钟信号端、所述信号输出端和所述下拉节点，用于在所述第一节点的控制下，将所述第三电压端的电压输出至所述下拉节点；或者用于在所述信号输出端的控制下，将所述第三电压端的电压输出至所述下拉节点；或者用于在所述第一时钟信号端的控制下，将所述第一时钟信号端的电压输出至所述下拉节点；其中，所述第二节点与所述上拉节点连接。2.根据权利要求1所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：滤波模块和或第二输入模块；所述滤波模块，连接所述第二节点、所述上拉节点、所述第二电压端，用于在所述第二电压端的控制下，将所述第二节点输入至所述滤波模块的信号中的杂波滤除后输出至所述上拉节点；所述第二输入模块，连接第二信号端、第四电压端和所述第一节点，用于在所述第四电压端的控制下，将所述第二信号端的电压输出至所述第一节点。3.根据权利要求1或2所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：下拉模块和输出模块；所述下拉模块，连接所述下拉节点、所述第二节点、所述信号输出端和所述第三电压端，用于在所述下拉节点的控制下，将所述第三电压端的电压输出至所述第二节点和所述信号输出端；所述输出模块，连接所述上拉节点、第二时钟信号端、所述信号输出端，用于在所述上拉节点的控制下，将所述第二时钟信号端的电压输出至所述信号输出端。4.根据权利要求1或2所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括：初始化模块和或残荷消除模块；所述初始化模块，连接第三信号端、所述第二电压端和所述下拉节点，用于在所述第三信号端的控制下，将所述第二电压端的电压输出至所述下拉节点；所述残荷消除模块，连接第四信号端、所述第三电压端、所述第二节点、所述下拉节点和所述信号输出端，用于在所述第四信号端的控制下，将所述第三电压端的电压输出至所述第二节点和所述下拉节点，还用于将所述第四信号端的电压输出至所述信号输出端。5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输入模块包括第一晶体管；所述第一晶体管的栅极连接所述第一信号端，第一极连接所述第一电压端，第二极连接所述第一节点。6.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉控制模块包括第二晶体管；所述第二晶体管的栅极连接所述第一节点，第一极连接所述第二电压端，第二极连接所述第二节点。7.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制模块包括第三晶体管、第四晶体管、第五晶体管；所述第三晶体管的栅极连接所述第一时钟信号端，第一极连接所述第一时钟信号端，第二极连接所述下拉节点；所述第四晶体管的栅极连接所述第一节点，第一极连接所述下拉节点，第二极连接所述第三电压端；所述第五晶体管的栅极连接所述信号输出端，第一极连接所述下拉节点，第二极连接所述第三电压端。8.根据权利要求7所述的移位寄存器单元，其特征在于，所述下拉控制模块还包括第六晶体管；所述第六晶体管的栅极连接所述第二电压端，第一极连接所述第一时钟信号端，第二极连接所述第三晶体管的栅极。9.根据权利要求7或8所述的移位寄存器单元，其特征在于，所述下拉控制模块还包括第一电容；所述第一电容的第一极连接所述下拉节点，第二极连接所述第三电压端。10.根据权利要求2所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括滤波模块时，所述滤波模块包括第七晶体管；所述第七晶体管的栅极连接所述第二电压端，第一极连接所述第二节点，第二极连接所述上拉节点。11.根据权利要求2所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括第二输入模块时，所述第二输入模块包括第八晶体管；所述第八晶体管的栅极连接所述第二信号端，第一极连接所述第一节点，第二极连接所述第四电压端。12.根据权利要求3所述的移位寄存器单元，其特征在于，所述下拉模块包括第九晶体管和第十晶体管，所述输出模块包括第十一晶体管和第二电容；所述第九晶体管的栅极连接所述下拉节点，第一极连接所述第二节点，第二极连接所述第三电压端；所述第十晶体管的栅极连接所述下拉节点，第一极连接所述信号输出端，第二极连接所述第三电压端；所述第二电容的第一极连接所述上拉节点，第二极连接所述信号输出端；所述第十一晶体管的栅极连接所述上拉节点，第一极连接所述第二时钟信号端，第二极连接所述信号输出端。13.根据权利要求4所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括初始化模块时，所述初始化模块包括第十二晶体管；所述第十二晶体管的栅极连接所述第三信号端，第一极连接所述下拉节点，第二极连接所述第二电压端。14.根据权利要求4所述的移位寄存器单元，其特征在于，所述移位寄存器单元还包括残荷消除模块时，所述残荷消除模块包括第十三晶体管、第十四晶体管和第十五晶体管；所述第十三晶体管的栅极连接所述第四信号端，第一极连接所述下拉节点，第二极连接所述第三电压端；所述第十四晶体管的栅极连接所述第四信号端，第一极连接所述信号输出端，第二极连接所述第四信号端；所述第十五晶体管的栅极连接所述第四信号端，第一极连接所述第二节点，第二极连接所述第三电压端。15.一种栅极驱动电路，其特征在于，包括至少两级级联的如权利要求1-14任一项所述的移位寄存器单元；第一级移位寄存器单元的第一信号端与起始信号端相连接；除了所述第一级移位寄存器单元以外，每一级移位寄存器单元的第一信号端与其上一级移位寄存器单元的信号输出端相连接。16.根据权利要求15所述的栅极驱动电路，其特征在于，所述移位寄存器单元还包括第二信号输入模块；除了最后一级移位寄存器单元以外，每一级移位寄存器单元的第二信号端与其下一级移位寄存器单元的信号输出端相连接；所述最后一级移位寄存器单元的第二信号端连接所述起始信号端，或者复位信号端。17.一种显示装置，其特征在于，包括权利要求15或16所述的栅极驱动电路。18.一种用于驱动权利要求1-14任一项所述的移位寄存器单元的驱动方法，其特征在于，在一图像帧内，所述方法包括：输入阶段：在第一电压端的控制下，第一输入模块将第一信号端输入的开启电压输出至第一节点，所述第一节点控制上拉控制模块开启，将第二电压端的电压经第二节点输出至上拉节点；下拉阶段：在第一时钟信号端的控制下，下拉控制模块将所述第一时钟信号端的时钟信号输出至下拉节点。19.根据权利要求18所述的驱动方法，其特征在于，所述移位寄存器单元包括第二输入模块、滤波模块、下拉模块和输出模块；所述方法还包括：输入阶段：在所述第一电压端的控制下，所述第一输入模块将所述第一信号端输入的开启电压输出至所述第一节点，所述第一节点控制所述上拉控制模块开启，将所述第二电压端的电压输出至所述第二节点，所述滤波模块将所述第二节点输入的信号中的杂波滤除后输出至所述上拉节点；或者，在第四电压端的控制下，所述第二输入模块将第二信号端输入的开启电压输出至所述第一节点，所述第一节点控制所述上拉控制模块开启，将所述第二电压端的电压输出至所述第二节点，所述滤波模块将所述第二节点输入的信号中的杂波滤除后输出至所述上拉节点；输出阶段：在所述上拉节点的控制下，所述输出模块将第二时钟信号端的时钟信号输出至信号输出端，所述信号输出端输出栅极扫描信号；所述下拉阶段还包括：在所述下拉节点的控制下，下拉模块将第三电压端输入的下拉信号输出至所述第二节点，所述滤波模块将所述第二节点输入的信号中的杂波滤除后输出至所述上拉节点，控制所述输出电路关闭；所述下拉模块还将所述第三电压端输入的下拉信号输出至所述信号输出端。20.根据权利要求18所述的驱动方法，其特征在于，所述移位寄存器单元包括初始化模块和残荷消除模块；所述方法还包括：初始化阶段：在第三信号端的控制下，所述初始化模块将所述第二电压端的电压输出至所述下拉节点；在所述下拉节点的控制下，下拉模块将所述第三电压端输入的下拉信号输出至所述第二节点，所述滤波模块将所述第二节点输入的信号中的杂波滤除后输出至所述上拉节点；所述下拉模块还将所述第三电压端输入的下拉信号输出至所述信号输出端；残荷消除阶段：在第四信号端的控制下，所述残荷消除模块将所述第三电压端输入的上拉信号输出至所述下拉节点和所述第二节点，所述滤波模块将所述第二节点输入的信号中的杂波滤除后输出至所述上拉节点；所述残荷消除模块还将所述第四信号端的电压输出至所述信号输出端。

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