申请/专利权人：泰科天润半导体科技(北京)有限公司

申请日：2019-01-24

公开（公告）日：2020-01-17

公开（公告）号：CN209963064U

主分类号：H01L29/16(20060101)

分类号：H01L29/16(20060101);H01L29/417(20060101);H01L29/423(20060101);H01L21/336(20060101);H01L29/78(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.01.17#授权

摘要：本实用新型涉及半导体领域，提供一种SiC基DMOSFET器件，包括SiC外延材料基片、有源掺杂区、JFET掺杂区、JFET沟槽氧化物、栅电极接触、源电极接触与漏电极接触，SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n‑型漂移层，有源掺杂区包括pwell区、n++型源区与p++型基区，JFET掺杂区开设有第一沟槽，JFET沟槽氧化物覆盖于第一沟槽、JFET掺杂区以及pwell区，栅电极接触位于JFET沟槽氧化物的上表面，绝缘物质层位于栅电极接触的上表面且填充空隙，源电极接触位于绝缘物质层的上表面，漏电极接触位于n++型衬底基片的下表面。本实用新型的优点在于用于降低SiC基DMOSFET器件的JFET电阻与米勒电荷，从而提高该SiC基DMOSFET器件的高频优值。

主权项：1.一种SiC基DMOSFET器件，其特征在于：包括SiC外延材料基片、有源掺杂区、JFET掺杂区、JFET沟槽氧化物、栅电极接触、源电极接触与漏电极接触，所述SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n-型漂移层，所述n+型缓冲层位于所述n++型衬底基片的上表面，所述n-型漂移层位于所述n+型缓冲层的上表面，所述有源掺杂区包括pwell区、n++型源区与p++型基区，所述n++型源区内置于所述pwell区，所述p++型基区内置于所述n++型源区且与所述pwell区连接；复数个所述pwell区周期排列于所述n-漂移层的上表面，所述JFET掺杂区位于相邻的所述pwell区之间，所述JFET掺杂区开设有第一沟槽，所述JFET沟槽氧化物覆盖于所述第一沟槽、所述JFET掺杂区以及所述pwell区，所述栅电极接触位于所述JFET沟槽氧化物的上表面，相邻的所述栅电极接触设有空隙，绝缘物质层位于所述栅电极接触的上表面且填充所述空隙，所述源电极接触位于所述绝缘物质层的上表面、且向下穿透与所述n++型源区以及所述p++型基区连接，所述漏电极接触位于所述n++型衬底基片的下表面。

全文数据：

权利要求：

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