申请/专利权人：世界先进积体电路股份有限公司

申请日：2018-01-18

公开（公告）日：2021-09-17

公开（公告）号：CN110061005B

主分类号：H01L27/11521(20170101)

分类号：H01L27/11521(20170101);H01L21/28(20060101);H01L29/423(20060101)

优先权：

专利状态码：有效-授权

法律状态：2021.09.17#授权;2019.08.20#实质审查的生效;2019.07.26#公开

摘要：本发明提出了一种闪存及其制造方法，其中闪存的制造方法包含在半导体基底上形成第一导电层，在第一导电层上形成图案化遮罩层，其中图案化遮罩层的开口暴露出第一导电层，在图案化遮罩层上形成第二导电层，其中第二导电层延伸进入开口，对第二导电层实施第一刻蚀工艺，以在开口的侧壁上形成间隙物，实施氧化工艺以在开口内形成氧化物结构，以氧化物结构作为遮罩，实施第二刻蚀工艺以形成浮栅，以及在半导体基底内形成源极区和漏极区。

主权项：1.一种闪存的制造方法，其特征在于，包括：在一半导体基底上形成一第一导电层；在该第一导电层上形成一图案化遮罩层，其中该图案化遮罩层的一开口暴露出该第一导电层；在该图案化遮罩层上形成一第二导电层，其中该第二导电层延伸进入该开口；对该第二导电层实施一第一刻蚀工艺，以在该开口的一侧壁上形成一间隙物；实施一氧化工艺以在该开口内形成一氧化物结构，其中在实施该氧化工艺的期间，该间隙物的一部分及该第一导电层的一部分转换为该氧化物结构；以该氧化物结构作为遮罩，实施一第二刻蚀工艺以形成一浮栅；以及在该半导体基底内形成一源极区和一漏极区。

全文数据：闪存及其制造方法技术领域本发明是关于闪存，特别是关于具有尖端的浮栅的嵌入式闪存及其制造方法。背景技术闪存为非挥发性的存储器的一种型态。一般而言，一个闪存包含两个栅极，第一个栅极为储存数据的浮栅floatinggate，而第二个栅极为进行数据的输入和输出的控制栅极controlgate。浮栅位于控制栅极的下方且为“漂浮”的状态。所谓漂浮指以绝缘材料环绕且隔离浮栅以防止电荷流失。控制栅极连接至字线wordline，WL以控制装置。闪存的优点之一为可以区块-区块擦除数据block-by-blockerasing。闪存广泛地用于企业服务器、储存和网络科技，以及广泛的消费电子产品，例如随身碟USB快闪驱动装置、移动电话、数字相机、平板电脑、笔记本电脑的个人电脑插卡PCcards和嵌入式控制器等等。市场上可得到许多不同种类的非挥发性存储器，例如闪存、电子擦除式可复写只读存储器electricallyerasableprogrammableread-onlymemory，EEPROM和多次写入multi-timeprogrammable，MTP非挥发性存储器。然而，嵌入式embedded闪存，特别是嵌入式分离栅极split-gate闪存，相较于其他的非挥发性存储器的技术具有较大的优势。虽然现存的闪存及其制造方法已足够应付它们原先预定的用途，但它们仍未在各个方面皆彻底的符合要求，因此闪存的技术目前仍有需克服的问题。发明内容本发明提供了闪存的实施例及其制造方法的实施例，特别是嵌入式分离栅极闪存。在本发明的一些实施例中，在开口的侧壁上形成间隙物。然后，在实施氧化工艺的期间，将间隙物的一部分氧化以在开口内形成氧化物结构。在实施氧化工艺之后，间隙物的剩余部分具有朝向其上方的氧化物结构的凹面，以及在接续的刻蚀工艺之后，形成具有垂直尖端的完整的浮栅。在前述的方法中，间隙物用以形成浮栅的尖端，且装置的擦除erase效率取决于尖端的尖锐程度。因此，在确保尖端具有足够的尖锐程度的前提下，间隙物的存在可缩短氧化工艺的实施期间，使得位于氧化物结构下的浮栅的厚度不会太薄。结果，通过前述方法形成的具有尖端的浮栅的闪存可产生例如改善装置的擦除效率、增加装置的整体效能和易于任何闪存的工艺中制造的优势。此外，在本发明的一些实施例中，在形成完整的浮栅之前，氧化物结构已先形成，故在形成漂浮栅极的刻蚀工艺期间，氧化物结构可作为遮罩使用，因此，无需使用额外的遮罩以产生尖端，且可降低工艺成本。根据一些实施例，提供闪存的制造方法。方法包含在半导体基底上形成第一导电层，且在第一导电层上形成图案化遮罩层，其中图案化遮罩层的开口暴露出第一导电层。方法也包含在图案化遮罩层上形成第二导电层，其中第二导电层延伸进入开口。方法更包含对第二导电层实施第一刻蚀工艺，以在开口的侧壁上形成间隙物，以及实施氧化工艺以在开口内形成氧化物结构。此外，方法包含以氧化物结构作为遮罩，实施第二刻蚀工艺以形成浮栅，以及在半导体基底内形成源极区和漏极区。根据一些实施例，提供闪存。闪存包含设置于半导体基底上的浮栅，其中浮栅的第一边缘为第一尖端，且浮栅的第二边缘为第二尖端。闪存也包含设置于浮栅上的氧化物结构，其中氧化物结构的第一突出部分位于第一尖端的正上方，且氧化物结构的第二突出部分位于第二尖端的正上方。闪存更包含设置于半导体基底内的源极区和漏极区，且浮栅位于源极区与漏极区之间。以下的实施例与所附的参考图式将提供详细的描述。附图说明通过以下的详述配合所附图式，我们能更加理解本发明实施例的观点。值得注意的是，根据工业上的标准惯例，一些部件feature可能没有按照比例绘制。事实上，为了能清楚地讨论，不同部件的尺寸可能被增加或减少。图1-图8是根据本发明的一些实施例，显示形成图8的闪存的各个中间阶段的剖面示意图。附图标号：100～闪存；101～半导体基底；103～介电层；103’～介电结构；105～第一导电层；105’～第一导电层的剩余部分；107～图案化遮罩层；108～开口；109～第二导电层；109a～第一间隙物；109b～第二间隙物；109a’～第一间隙物的剩余部分；109b’～第二间隙物的剩余部分；110～凹陷；111～氧化物结构；111a～第一突出部分；111b～第二突出部分；113～浮栅；115～控制栅极；117～源极区；119～漏极区。具体实施方式以下揭露提供了很多不同的实施例或范例，用于实施所提供的半导体装置的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例及或形态之间的关系。以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的参考数字被用来标明相似的元件。可以理解的是，在方法的前、中、后可以提供额外的操作，且一些叙述的操作可为了该方法的其他实施例被取代或删除。图1-图8是根据本发明的一些实施例，显示形成图8的闪存100的各个中间阶段的剖面示意图。根据一些实施例，如图1所示，提供半导体基底101。一些实施例中，半导体基底101可由硅或其他半导体材料制成，或者，半导体基底101可包含其他元素半导体材料，例如锗Ge。一些实施例中，半导体基底101由化合物半导体制成，例如碳化硅、氮化镓、砷化镓、砷化铟或磷化铟。一些实施例中，半导体基底101由合金半导体制成，例如硅锗、碳化硅锗、磷化砷镓或磷化铟镓。一些实施例中，半导体基底101包含绝缘层上覆硅silicon-on-insulator，SOI基底。一些实施例中，半导体基底101具有第一导电类型，例如本实施例的半导体基底101为轻掺杂的P型基底，然而在其他实施例中，半导体基底101可为轻掺杂的N型基底。接续前述，根据一些实施例，如图2所示，在半导体基底101上形成介电层103。一些实施例中，介电层103可由氧化硅、氮化硅、氮氧化硅或其他合适的介电材料制成。再者，介电层103可通过热氧化工艺、化学气相沉积chemicalvapordeposition，CVD工艺或前述的组合以形成。然后，在介电层103上形成第一导电层105。一些实施例中，第一导电层105可由多晶硅制成。然而，在其他实施例中，第一导电层105可由其他合适的导电材料，例如金属材料制成。第一导电层105可通过沉积工艺以形成，例如化学气相沉积CVD工艺、物理气相沉积physicalvapordeposition，PVD工艺、原子层沉积atomiclayerdeposition，ALD工艺、低压化学气相沉积lowpressureCVD，LPCVD工艺、高密度电浆化学气相沉积highdensityplasmaCVD，HDPCVD工艺、金属有机化学气相沉积metalorganicCVD，MOCVD工艺、电浆增强化学气相沉积plasma-enhancedCVD，PECVD工艺或前述的组合。再参见图2，在形成第一导电层105之后，于第一导电层105上形成遮罩层未绘示。随后，通过实施图案化工艺将遮罩层图案化，以形成具有开口108于其中的图案化遮罩层107。图案化工艺包含光刻工艺和刻蚀工艺。光刻工艺包含光刻胶涂布例如旋转涂布、软烤、遮罩对准、曝光、曝光后烘烤、光刻胶显影、洗涤和烘干例如硬烤。刻蚀工艺包含干式刻蚀或湿式刻蚀。一些实施例中，图案化遮罩层107可由氮化物，例如氮化硅或其他合适的材料制成。值得注意的是，图案化遮罩层107的开口108暴露出第一导电层105的一部分，且开口108的形成用以定义出随后将形成的浮栅的位置。接着，根据一些实施例，如图3所示，在图案化遮罩层107上形成第二导电层109。此外，第二导电层109延伸进入图案化遮罩层107的开口108中。换言之，形成第二导电层109覆盖于图案化遮罩层107和第一导电层105由开口108所暴露的部分上。一些实施例中，第一导电层105由开口108所暴露的部分完全由第二导电层109所覆盖，且第二导电层109在开口108的位置的正上方处具有凹陷110。更明确而言，凹陷110位于开口108的范围内。用来形成第二导电层109的一些工艺和材料相似或相同于用来形成第一导电层105的工艺和材料，在此便不重复叙述。一些实施例中，第一导电层105和第二导电层109由相同的材料制成，例如多晶硅。如图4所示，对第二导电层109实施第一刻蚀工艺，以移除覆盖于图案化遮罩层107之上的第二导电层109。此外，填入开口108的第二导电层109的一部分也通过第一刻蚀工艺移除，留下在开口108相对的侧壁上的第一间隙物109a和第二间隙物109b。换言之，第一间隙物109a和第二间隙物109b由第二导电层109所形成。一些实施例中，第一间隙物109a和第二间隙物109b可具有与图案化遮罩层107相同的高度。在其他实施例中，第一间隙物109a和第二间隙物109b的高度可小于图案化遮罩层107的高度。一些实施例中，第一刻蚀工艺包含干式刻蚀工艺或湿式刻蚀工艺。结果，在实施第一刻蚀工艺之后，第一导电层105的顶面的一部分由开口108再一次地暴露出来。此外，如图4所示，第一间隙物109a和第二间隙物109b具有朝向开口108的中心的凸面。根据一些实施例，如图5所示，实施氧化工艺以在开口108内形成氧化物结构111。在实施氧化工艺的期间，将第一间隙物109a的一部分、第二间隙物109b的一部分和在开口108下方的第一导电层105的一部分氧化并转换形成氧化物结构111。结果，氧化物结构111的底面低于图案化遮罩层107的底面，且第一间隙物的剩余部分109a’又称为第一尖端和第二间隙物的剩余部分109b’又称为第二尖端具有朝向氧化物结构111的凹面。第一间隙物的剩余部分109a’和第二间隙物的剩余部分109b’为浮栅113的尖端如图6所示。值得注意的是，在图5所示的阶段中，浮栅113仍未完全形成。由于第一间隙物109a和第二间隙物109b能提供第一尖端109a’和第二尖端109b’的高度，可缩短氧化工艺的实施期间，使得位于氧化物结构111下的第一导电层105的厚度不会太薄。换言之，氧化物结构111和介电层103之间可维持足够的最短距离D，且第一尖端109a’和第二尖端109b’可具有足够的尖锐程度。结果，可改善装置的擦除效率。再者，参见图5，氧化物结构111包含自图案化遮罩层107的顶面突出的第一突出部分111a和第二突出部分111b。值得注意的是，第一突出部分111a位于第一尖端109a’的正上方，且第二突出部分111b位于第二尖端109b’的正上方。第一突出部分111a和第二突出部分111b位于氧化物结构111的相对两侧边缘。明确而言，第一突出部分111a和第二突出部分111b具有圆弧的顶面。一些实施例中，第一突出部分111a和第二突出部分111b的顶面可为半圆形或半椭圆形。另外，在本实施例中，氧化物结构111也可包含在第一突出部分111a与第二突出部分111b之间的平坦的顶面，且此平坦的顶面低于第一突出部分111a和第二突出部分111b的顶面。接着，如图6所示，使用氧化物结构111作为遮罩实施第二刻蚀工艺，以形成完整的浮栅113。一些实施例中，第二刻蚀工艺可包含干式刻蚀工艺或湿式刻蚀工艺。在第二刻蚀工艺之后，移除图案化遮罩层107和第一导电层105在图案化遮罩层107下方的部分。更明确而言，刻蚀移除图案化遮罩层107和第一导电层105未被氧化物结构111所覆盖的部分，且第一导电层的剩余部分105’、第一尖端109a’和第二尖端109b’组成浮栅113。一旦结束第二刻蚀工艺后，即完成浮栅113，且第一尖端109a’和第二尖端109b’位于浮栅113的相对两侧边缘。再参见图6，在第二刻蚀工艺之后，形成另一介电层以覆盖浮栅113的侧壁。在浮栅113的侧壁上的介电层和先前形成的介电层103可结合形成介电结构103’。在本实施例中，浮栅113完全由介电结构103’和氧化物结构111所环绕。根据一些实施例，如图7所示，在介电结构103’上形成控制栅极115。一些实施例中，控制栅极115延伸至氧化物结构111上。更明确而言，控制栅极115覆盖氧化物结构111的第一突出部分111a，且控制栅极115未覆盖氧化物结构111的第二突出部分111b。值得注意的是，控制栅极115通过介电结构103’和氧化物结构111与浮栅113隔开。一些实施例中，形成第三导电层未绘示覆盖于介电结构103’和氧化物结构111之上。然后，将第三导电层图案化以形成控制栅极115。第三导电层的图案化工艺可相似或相同于用来形成图案化遮罩层107的工艺，在此便不重复叙述。在本实施例中，控制栅极115的厚度大于浮栅113的厚度，且控制栅极115的长度大于浮栅113的长度。用来形成第三导电层的一些材料和工艺可相似或相同于用来形成第一导电层105和第二导电层109的材料和工艺，在此便不重复叙述。一些实施例中，第一导电层105、第二导电层109和第三导电层由相同的材料制成，例如多晶硅。接着，根据一些实施例，如图8所示，通过将离子注入于半导体基底101内以形成源极区117和漏极区119。浮栅113和控制栅极115位于源极区117和漏极区119之间。在本实施例中，半导体基底101为P型基底，且源极区117和漏极区119通过在半导体基底101内注入N型掺杂物以形成，例如磷P或砷As。在其他实施例中，半导体基底101为N型基底，且源极区117和漏极区119通过在半导体基底101内注入P型掺杂物以形成，例如硼B。半导体基底101的导电类型相反于源极区117和漏极区119的导电类型。一旦形成源极区117和漏极区119之后，即完成闪存100。在本发明的一些实施例中，在开口的侧壁上形成间隙物。然后，在实施氧化工艺的期间，将间隙物的一部分氧化以在开口内形成氧化物结构。在实施氧化工艺之后，间隙物的剩余部分具有朝向其上方的氧化物结构的凹面，以及在接续的刻蚀工艺之后，形成具有垂直尖端的完整的浮栅。在前述的方法中，间隙物用以形成浮栅的尖端，且装置的擦除效率取决于尖端的尖锐程度。因此，在确保尖端具有足够的尖锐程度的前提下，间隙物的存在可缩短氧化工艺的实施期间，使得位于氧化物结构下的浮栅的厚度不会太薄。结果，通过前述方法形成的具有尖端的浮栅的闪存可产生例如改善装置的擦除效率、增加装置的整体效能和易于任何闪存的工艺中制造的优势。此外，在本发明的一些实施例中，在形成完整的浮栅之前，氧化物结构已先形成，故在形成浮栅的刻蚀工艺期间，氧化物结构可作为遮罩使用，因此，无需使用额外的遮罩以产生尖端，且可降低工艺成本。以上概述数个实施例，以便在本发明所属技术领域中相关技术人员可以更理解本发明实施例的观点。在本发明所属技术领域中相关技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及或优势。在本发明所属技术领域中相关技术人员也应该理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。

权利要求：1.一种闪存的制造方法，其特征在于，包括：在一半导体基底上形成一第一导电层；在该第一导电层上形成一图案化遮罩层，其中该图案化遮罩层的一开口暴露出该第一导电层；在该图案化遮罩层上形成一第二导电层，其中该第二导电层延伸进入该开口；对该第二导电层实施一第一刻蚀工艺，以在该开口的一侧壁上形成一间隙物；实施一氧化工艺以在该开口内形成一氧化物结构；以该氧化物结构作为遮罩，实施一第二刻蚀工艺以形成一浮栅；以及在该半导体基底内形成一源极区和一漏极区。2.如权利要求1所述的闪存的制造方法，其特征在于，在实施该第一刻蚀工艺之前，该第二导电层具有一凹陷，位于该图案化遮罩层的该开口的正上方。3.如权利要求1所述的闪存的制造方法，其特征在于，在实施该第一刻蚀工艺之后，暴露出该图案化遮罩层和该第一导电层的顶面。4.如权利要求1所述的闪存的制造方法，其特征在于，在实施该氧化工艺之前，该间隙物具有朝向该开口的中心的一凸面。5.如权利要求1所述的闪存的制造方法，其特征在于，在实施该氧化工艺的期间，该间隙物的一部分和该第一导电层在该开口下的一部分转换为该氧化物结构。6.如权利要求1所述的闪存的制造方法，其特征在于，该氧化物结构的底面低于该图案化遮罩层的底面。7.如权利要求1所述的闪存的制造方法，其特征在于，在实施该氧化工艺之后，该间隙物的一剩余部分具有朝向该氧化物结构的一凹面。8.如权利要求1所述的闪存的制造方法，其特征在于，该氧化物结构自该图案化遮罩层的顶面突出。9.如权利要求1所述的闪存的制造方法，其特征在于，在实施该第二刻蚀工艺的期间，移除该图案化遮罩层和该第一导电层由该图案化遮罩层所覆盖的部分。10.如权利要求1所述的闪存的制造方法，其特征在于，该间隙物和该第一导电层由相同材料制成，且在实施该第二刻蚀工艺之后，该浮栅由该间隙物的一剩余部分和该第一导电层的一剩余部分组成。11.如权利要求1所述的闪存的制造方法，其特征在于，该源极区和该漏极区通过将离子注入于半导体基底内以形成，且该浮栅位于该源极区与该漏极区之间。12.如权利要求1所述的闪存的制造方法，其特征在于，更包括：形成一介电层以覆盖该浮栅的一侧壁；以及在该半导体基底上形成一控制栅极，其中该控制栅极延伸至该氧化物结构上。13.如权利要求12所述的闪存的制造方法，其特征在于，该控制栅极覆盖该氧化物结构的一突出部分，且该突出部分具有一圆弧的顶面，且其中该栅极电极通过该介电层与该浮栅隔开。14.一种闪存，其特征在于，包括：一浮栅，设置于一半导体基底上，其中该浮栅的一第一边缘为一第一尖端，且该浮栅的一第二边缘为一第二尖端；一氧化物结构，设置于该浮栅上，其中该氧化物结构的一第一突出部分位于该第一尖端的正上方，且该氧化物结构的一第二突出部分位于该第二尖端的正上方；以及一源极区和一漏极区，设置于该半导体基底内，且该浮栅位于该源极区与该漏极区之间。15.如权利要求14所述的闪存，其特征在于，该浮栅具有一厚度，该厚度自该第一边缘和该第二边缘向该浮栅的一中间部分逐步递减，使得该浮栅具有一凹的顶面。16.如权利要求14所述的闪存，其特征在于，该氧化物结构的该第一突出部分和该第二突出部分具有圆弧的顶面。17.如权利要求14所述的闪存，其特征在于，该氧化物结构在该第一突出部分与该第二突出部分之间具有一平坦的顶面。18.如权利要求14所述的闪存，其特征在于，更包括：一介电层覆盖该浮栅的一侧壁；以及一控制栅极，设置于该半导体基底上，其中该控制栅极延伸至该氧化物结构的该第一突出部分上。19.如权利要求18所述的闪存，其特征在于，该浮栅和该控制栅极由多晶硅制成。20.如权利要求18所述的闪存，其特征在于，该控制栅极通过该介电层与该浮栅隔开，且该控制栅极未覆盖该氧化物结构的该第二突出部分。

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