申请/专利权人：北京大学

申请日：2021-09-13

公开（公告）日：2021-12-24

公开（公告）号：CN113836846A

主分类号：G06F30/327(20200101)

分类号：G06F30/327(20200101);G06F30/3315(20200101)

优先权：

专利状态码：有效-授权

法律状态：2023.10.17#授权;2022.01.11#实质审查的生效;2021.12.24#公开

摘要：本发明公布了一种GPU加速计算的集成电路无悲观路径分析方法，包括步骤：电路结构扁平化，电路结构分层预处理，多GPU并行候选路径生成，全局候选路径合并。其中，多GPU并行候选路径生成包括步骤：多GPU任务分配，延迟分组初始化，并行延迟传播，并行渐进候选路径生成，并行局部候选路径预合并。本发明通过引入算法和数据结构的等价变换，在多个GPU上并行地完成无悲观时序分析中的密集计算，实现使用CPU完成多GPU之间的数据和控制调度工作。通过单CPU‑多GPU异构计算模型的协同配合，相比原有CPU算法可得到数十倍的性能提升，大幅降低无悲观路径分析的计算成本，可推广应用于芯片设计自动化技术领域。

主权项：1.一种GPU加速计算的集成电路无悲观路径分析方法，其特征是，包括步骤：A.电路结构扁平化，并将数据传送到主GPU；将集成电路的时钟线网表示为一个有向无环图；有向无环图中的节点表示电路的管脚和转折部分，边表示管脚之间的连接关系；集成电路中的所有寄存器的时钟管脚集合中的节点在有向无环图中的上游节点和边构成集成电路的时钟分发网络，又称时钟树；对有向无环图进行扁平化，用CSR形式存储的邻接表表示有向无环图中的边关系；构建单CPU-多GPU异构计算模型，具体是将可用GPU分为一个主GPU和剩余多个从属GPU，并将扁平化的有向无环图数据传送到主GPU；B.电路结构分层预处理；对扁平化的有向无环图进行逆向拓扑排序，将电路结构中的组合逻辑进行分层，得到分层的部分有向无环图，同时保留寄存器的时钟管脚，并对时钟树进行单独分层，得到分层时钟树，并将分层结果广播到所有从属GPU；C.多GPU并行候选路径生成；包括：C1进行多GPU任务分配，将分层时钟树深度对应的计算任务均匀分配给所有GPU；C2延迟分组初始化：在每个GPU上分别进行延迟分组初始化，每个GPU依次处理自己分配到的每个深度，将分层时钟树中的所有节点按深度以下的子树进行分组；C3并行延迟传播：在每个GPU上分别进行延迟分组初始化，并行延迟传播；C4并行渐进候选时序违例路径生成，获得每个GPU上的局部候选时序违例路径列表；C5并行局部候选时序违例路径预合并；在每个GPU上进行局部候选路径预合并，得到局部计算任务合并后对应的k条局部候选时序违例路径；D.全局候选路径合并；从所有从属GPU传送局部候选时序违例路径到主GPU上，并在主GPU上进一步合并获得前k条时序违例最严重的路径，即为路径分析的结果；通过上述步骤，即可实现GPU加速计算的集成电路无悲观路径分析。

全文数据：

权利要求：

百度查询： 北京大学 一种GPU加速计算的集成电路无悲观路径分析方法

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