申请/专利权人：铠侠股份有限公司

申请日：2020-07-27

公开（公告）日：2024-03-19

公开（公告）号：CN112530967B

主分类号：H10B43/35

分类号：H10B43/35;H10B43/27;G11C16/04

优先权：["20190918 JP 2019-169365"]

专利状态码：有效-授权

法律状态：2024.03.19#授权;2021.04.06#实质审查的生效;2021.03.19#公开

摘要：实施方式提供一种能够提高特性的存储器器件。实施方式的存储器器件包含：积层体200，包含衬底20的上方的第1、第2及第3导电层21A、21B、21C、及积层在导电层21C的上方的第4导电层23；存储器柱MP，在区域R1内沿Z方向在积层体内200及导电层21B、21C内延伸，且包含有在Y方向上与导电层21B连接的半导体层31；存储单元MC，分别设置在导电层23与存储器柱MP之间；及绝缘体60，设置在与第1区域R1在Y方向上排列的第2区域R2内，且在积层体200及导电层21B、21C内沿Z方向延伸。区域R2内的导电层21C的Z方向的尺寸D2大于区域R1内的导电层21C的Z方向的第2尺寸D1。

主权项：1.一种存储器器件，具备：衬底；第1半导体层，设置在所述衬底的上方，且从下依序具有第1区域、杂质浓度比所述第1区域高的第2区域及杂质浓度比所述第2区域低的第3区域；积层体，设置在所述第1半导体层的上方，且包含沿着第1方向积层的多个第1导电层；存储器柱，沿所述第1方向在所述积层体内及所述第1半导体层内延伸，且包含第2半导体层，所述第2半导体层具有与所述第1半导体层的所述第2区域相接的侧壁；多个存储单元，分别设置在所述多个第1导电层与所述存储器柱的交叉点；及绝缘体，沿所述第1方向及与所述第1方向交叉的第2方向在所述积层体内及所述第1半导体层内延伸，且将所述多个第1导电层在与所述第1方向及所述第2方向交叉的第3方向上分断；且所述第3区域具有：与所述绝缘体相接的第1部分、及与所述存储器柱相接的第2部分；所述第1部分在所述第1方向的第1尺寸大于所述第2部分在所述第1方向的第2尺寸。

全文数据：

权利要求：

百度查询： 铠侠股份有限公司 存储器器件

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