申请/专利权人：上海华力集成电路制造有限公司

申请日：2024-01-04

公开（公告）日：2024-03-29

公开（公告）号：CN117789787A

主分类号：G11C11/412

分类号：G11C11/412;G11C11/419

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.16#实质审查的生效;2024.03.29#公开

摘要：本发明提供一种应用于存算一体电路的10晶体管SRAM存储单元结构，包括：4个PMOS晶体管M1、M2、M5、M6和6个NMOS晶体管M3、M4、M7、M8、M9、M10；M5、M6的源极连接存储单元工作电源，M5、M6的漏极分别连接M3、M4的漏极；M5的栅极连接M3的栅极形成第一存储节点N1，M6的栅极连接M4的栅极形成第二存储节点N2；M3、M4的源极连接地线；M1的源极连接信号BL_W，漏极连接第一存储节点N1，栅极连接信号WL_W；M2的源极连接信号BLB_W，漏极连接第二存储节点N2，栅极连接信号WL_W；M7的源极连接地线，栅极连接第一存储节点N1，漏极连接M8的源极。相对于现有技术中的双6晶体管双字线SRAM存储单元的结构，本发明的10晶体管三字线SRAM存储单元，在同等功能下可节约20％的面积。

主权项：1.一种应用于存算一体电路的10晶体管SRAM存储单元结构，其特征在于，包括：4个PMOS晶体管M1、M2、M5、M6和6个NMOS晶体管M3、M4、M7、M8、M9、M10；其中，其中M3、M4、M7、M9为下拉管，M5、M6为上升管，M1、和M2为传输管，M8和M10为选通管；M5、M6的源极连接存储单元工作电源，M5、M6的漏极分别连接M3、M4的漏极；M5的栅极连接M3的栅极形成第一存储节点N1，M6的栅极连接M4的栅极形成第二存储节点N2；M3、M4的源极连接地线；M1的源极连接信号BL_W，漏极连接第一存储节点N1，栅极连接信号WL_W；M2的源极连接信号BLB_W，漏极连接第二存储节点N2，栅极连接信号WL_W；M7的源极连接地线，栅极连接第一存储节点N1，漏极连接M8的源极；M8的漏极连接信号BLB_R，栅极连接信号WLB_R；M9的源极连接地线，栅极连接第二存储节点N2，漏极连接M10的源极；M10的漏极连接信号BL_R，栅极连接信号WLA_R；其中，M1至M6组成6晶体管SRAM结构，其由信号WL_W控制；M7、M8与M9、M10作为两个读取端口，分别由信号WLB_R及信号WLA_R控制；在10晶体管SRAM存储单元工作时，两个读取端口的电流存在差异。

全文数据：

权利要求：

百度查询： 上海华力集成电路制造有限公司 应用于存算一体电路的10晶体管SRAM存储单元结构

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