申请/专利权人：意法半导体国际公司

申请日：2023-09-28

公开（公告）日：2024-04-02

公开（公告）号：CN117809716A

主分类号：G11C16/04

分类号：G11C16/04;G11C16/24;G11C16/30

优先权：["20220930 US 63/411,775","20230911 US 18/244,782"]

专利状态码：在审-实质审查的生效

法律状态：2024.04.19#实质审查的生效;2024.04.02#公开

摘要：本公开涉及使用分段存储器体系架构的模拟存储器内计算处理电路。存储器阵列包括具有以行列矩阵布置的存储器单元的子阵列，其中每行包括字线并且每个子阵列列包括局部位线。控制电路支持第一操作模式和第二操作模式，在第一操作模式中在存储器存取期间仅致动存储器阵列中的一条字线，在第二操作模式中在根据存储在存储器中的权重数据和施加的特征数据执行的存储器内计算期间同时致动每个子阵列的一条字线。将每个存储器单元耦合到子阵列的每一列的局部位线的计算电路系统将用于存储器内计算的特征数据的位与权重数据的位逻辑组合以在与全局位线共享电荷的局部位线上生成逻辑输出。

主权项：1.一种电路，包括：存储器阵列，包括以多行和多列的矩阵布置的存储器单元，每行包括连接到该行的存储器单元的字线，并且每个存储器单元存储权重数据的位用于存储器内计算操作；其中存储器被划分为存储器单元的多个子阵列，每个子阵列包括所述多行中的至少一行和所述多列；用于子阵列的每一列的局部位线；计算电路系统，将子阵列的列中的每个存储器单元耦合到用于子阵列的每列的局部位线，所述计算电路系统被配置为将用于存储器内计算操作的特征数据的位与所存储的权重数据的位逻辑组合，以在局部位线上生成逻辑输出；多条全局位线；其中多条局部位线被耦合以与每条全局位线进行电荷共享；用于每行的字线驱动电路，具有被连接以驱动该行的字线的输出端；行控制器电路，耦合到字线驱动电路并且被配置为在所述存储器内计算操作期间同时致动每个子阵列的一条字线；以及列处理电路，感测响应于所述电荷共享而生成的全局位线上的模拟信号、将模拟信号转换成数字信号、对数字信号执行数字信号处理计算，以及生成用于存储器内计算操作的决策输出。

全文数据：

权利要求：

百度查询： 意法半导体国际公司 使用分段存储器体系架构的模拟存储器内计算处理电路

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD