申请/专利权人：北京理工雷科电子信息技术有限公司

申请日：2017-09-08

公开（公告）日：2018-02-16

公开（公告）号：CN107704659A

主分类号：G06F17/50(2006.01)I

分类号：G06F17/50(2006.01)I

优先权：

专利状态码：失效-发明专利申请公布后的视为撤回

法律状态：2021.04.09#发明专利申请公布后的视为撤回;2018.03.16#实质审查的生效;2018.02.16#公开

摘要：本发明公开了一种针对多负载DDRX互连的三维菊花链拓扑。使用本发明能够降低互连链路的非理想效应，提高信号传输质量。本发明基于DDRX的三维空间结构，在DDRX中交替设置两类走线层：走线层A和走线层B；其中走线层A和走线层B分别靠近表层和底层；信号依次流经走线层A和走线层B流经各个负载，利用三维DDRX空间中过孔和传输线的有效组合，减小了各负载分支线的长度，从而有效减轻多负载分支线之间的反射，减小了非理想效应的影响，提高信号传输质量。此外，通过过孔背钻和keep out处理，进一步减小过孔本身的非理想效应。

主权项：一种多负载DDRX互连的三维菊花链拓扑，其特征在于，在DDRX的PCB走线设计中，设置两类走线层：走线层A和走线层B；其中走线层A与表层的距离小于4层；走线层B与底层的距离小于4层；信号经过各个过孔交替流经走线层A和走线层B到达各个负载。

全文数据：一种针对多负载DDRX互连的三维菊花链拓扑技术领域[0001]本发明涉及高速PCBPrintedCircuitBoard设计技术领域，具体涉及一种针对多负载DDRX互连的三维菊花链拓扑。背景技术[0002]在高速数字电路设计领域，DDRX存储容量和访问速率不断提升使得互连链路的非理想效应开始显著，主要表现在三方面:一是传输线效应导致信号延时、损耗等；二是信号过孔处的阻抗不连续导致信号反射;三是分支线造成的阻抗不连续和多负载效应造成信号反射;这些效应共同作用导致信号完整性问题频发，从而制约高速多负载DDRX互连设计实现。[0003]菊花链互连拓扑作为一种提升多负载链路信号质量的有效手段，被广泛应用于高速线速率彡0.8GbpsDDRX的多片集成设计。在PCB层数较少〈16层）、厚度较薄2mm的设计中，信号过孔长度较短，即菊花链的非理想分支线长度较短，因此其非理想效应表现不明显。在此情况下，设计人员一般将其考虑为一个二维平面结构来处理，即不关注PCB的分层走线策略引起的过孔分支线效应。[0004]在以往的设计中，工程师往往采用常规菊花链拓扑结构来实现一驱多负载芯片的互连设计，如图1所示，信号由表层驱动器Ul发出，通过过孔A分支到达10层或者11层（中间走线层），随后通过中间走线层依次到达过孔B〜过孔F，并通过各过孔分支到达负载U2〜U9〇[0005]然而，随着电子系统集成度不断提升，PCB的复杂度也不断提升，其层数与厚度也不断增加，作为菊花链的非理想分支线的信号过孔已变得不可忽略，其非理想效应开始变得显著，并将在更高速线速率多IGbps的DDRX设计中表现更加显著。在非理想效应的影响下，各类信号反射错综复杂且相互叠加，使得关键信号的质量变差，如接收端时钟信号的边沿回沟、上冲、下冲、振铃等，接收端地址、控制、命令线的眼图的眼高和眼宽减小等，最终导致DDRX工作异常、数据传输误码等问题。因此，要在高速、高复杂度的PCB上实现高速多负载DDRX互连，在将PCB考虑为三维空间结构的前提下提出有效的优化策略是亟待解决的问题。发明内容[0006]有鉴于此，本发明提供了一种多负载DDRX互连的三维菊花链拓扑，能够降低互连链路的非理想效应，提高信号传输质量。[0007]本发明的多负载DDRX互连的三维菊花链拓扑，在DDRX的PCB走线设计中，设置两类走线层:走线层A和走线层B;其中走线层A与表层的距离小于4层;走线层B与底层的距离小于4层;信号经过各个过孔交替流经走线层A和走线层B到达各个负载。[0008]进一步的，信号由表层驱动器发出，经过孔A达到走线层A，然后经走线层A上的传输线到达下一个过孔B，信号通过过孔B的分支Hl到达负载U2,并通过过孔B的分支H2到达走线层B，并通过过孔B的分支H3到达负载U3;随后，信号经走线层B上的传输线到达下一个过孔C，通过过孔C的分支H3到达负载U4,并通过过孔C的分支H2到达走线层A，并通过过孔C的分支Hl到达负载U5;依次类推，信号依次流经走线层A和走线层B流经各个负载。[0009]进一步的，信号由表层驱动器发出，经过孔A达到走线层B，然后经走线层B上的传输线到达下一个过孔B，信号通过过孔B的分支H3到达负载U3,并通过过孔B的分支H2到达走线层A，并通过过孔B的分支Hl到达负载U2;随后，信号经走线层A上的传输线到达下一个过孔C，通过过孔C的分支Hl到达负载U5,并通过过孔C的分支H2到达走线层B，并通过过孔C的分支H3到达负载U4;依次类推，信号依次流经走线层B和走线层A流经各个负载。[0010]进一步的，对未连接在信号链路中的多余过孔进行背钻，缩短无用过孔长度。[0011]进一步的，增加过孔的keepout，keepout的尺寸根据实际信号速率通过仿真确定。[0012]有益效果：[0013]本发明对现有常规菊花链拓扑进行改进，基于DDRX的PCB的三维空间结构，设置两类走线层，进行交替分层走线，利用三维PCB空间中过孔和传输线的有效组合，减小了各负载分支线的长度，从而有效减轻多负载分支线之间的反射，减小了非理想效应的影响，提高信号传输质量。[0014]针对更高速率的多片DDRX集成设计，本发明提供过孔背钻和keepout处理，以减小过孔本身的非理想效应。[0015]本发明提供的新型拓扑可为更高速、更高复杂度PCB上的DDRX多片集成设计提供有效手段。附图说明[0016]图1为常规菊花链互连拓扑结构示意图；[0017]图2为三维菊花链互连拓扑结构1示意图；[0018]图3为三维菊花链互连拓扑结构2示意图；[0019]图4为过孔背钻处理示意图；[0020]图5为过孔keepout处理示意图；[0021]图6为新型三维菊花链拓扑实例参数设置图；[0022]图7为常规菊花链拓扑实例参数设置图。具体实施方式[0023]下面结合附图并举实施例，对本发明进行详细描述。[0024]本发明提供了一种多负载DDRX互连的三维菊花链拓扑。[0025]本发明针对高复杂度PCB上的DDRX多片集成设计，对现有常规菊花链拓扑的一种改进，它是在将PCB考虑为三维空间结构的前提下提出的一种有效优化策略。本发明提出的新型拓扑的主要特征为PCB分层走线策略和弱化过孔非理想效应。[0026]A、PCB分层走线策略[0027]将PCB考虑为三维空间结构，设置两类走线层:走线层A和走线层B，保证信号的走线均在贴近表层和底层相距4层以内）的走线层，信号依次交替流经走线层A和走线层B到达各个负载，使得过孔分支线尽量短，同时使得过孔的大部分长度均串联于主链路中。具体实现方式有两种，以1驱8的DDRX地址线在22层PCB上实现为例进行说明。[0028]方式1:[0029]如图2所示，Ul为驱动器发送端，U2-U9为负载接收端，R为端接匹配电阻，VTT为端接匹配电压。信号由表层驱动器Ul发出，经过孔A达到位于第3或4的走线层A靠近PCB表层），然后流经传输线TLl到达过孔B，随后信号通过过孔B的分支Hl到达负载U2,并通过过孔B的分支H2到达位于第19或20层的走线层B靠近PCB底层）的传输线TL2,并通过过孔B的分支H3到达负载U3。以此类推，信号贴近PCB的表、底层依次流经各个负载，从而保证过孔B、C、D、E的非理想过孔分支线Hl和H3的长度尽量短，同时使得这些过孔的H2部分均串联于主链路中。[0030]方式2:[0031]如图3所示，Ul为驱动器发送端，U2-U9为负载接收端，R为端接匹配电阻，VTT为端接匹配电压。信号由表层驱动器Ul发出，经过孔A达到位于第19或20层的走线层B靠近PCB底层），然后流经传输线TLl到达过孔B，随后信号通过过孔B的分支H3到达负载U3，并通过过孔B的分支H2到达位于第3或4层的走线层A靠近PCB表层）的传输线TL2,并通过过孔B的分支Hl到达负载U2。以此类推，信号贴近PCB的表、底层依次流经各个负载，从而保证过孔B、C、D、E的非理想过孔分支线Hl和H3的长度尽量短，同时使得这些过孔的H2部分均串联于主链路中。[0032]需要注意的是，对于同组并行总线，应严格控制分层走线策略的一致性，即只能单独采用方式1或者方式2,不可混合使用，以免造成同组信号的时序紊乱。[0033]B、弱化过孔非理想效应[0034]在更高速线速率多1.6Gbps的DDRX的设计中，过孔的非理想效应将进一步加强，因此本发明提供两种处理方式来弱化过孔的非理想效应。[0035]方式1:过孔背钻[0036]如图4所示，过孔A和F有一部分并没有连接在信号链路中，通过对过孔A和F的未连接在信号链路中的多余部分进行背钻，缩短无用过孔长度，从而减弱过孔短粧线效应stubeffect〇[0037]方式2:过孔反焊盘keepout[0038]如图5所示，在保证不影响布局及走线通路的前提下，增加过孔的keepout，尺寸根据实际信号速率通过仿真确定，从而抑制过孔与参考平面间的寄生电容效应，减弱过孔的阻抗不连续。[0039]下面结合具体数据进行说明：[0040]在某22层PCB上，集成了TI的C6678处理器（TMS320C6678及其外部DDR3存储器MT41K128M16-16Megxl6x8banks，其地址线为1驱8结构，DDR3采用正反对贴方式安装。依据本发明提供的新型三维菊花链拓扑结构，该1驱8的DDR3地址走线参数如图6所示。过孔分支Hl=IOmiI，H2=IOOmiI，H3=IOmi1，传输线TLl=2000miI，TL2〜TL5=750mi1，过孔背钻长度stub=IIOmi1，各负载表层分支线长度TLN=200mi1，端接50欧姆匹配电阻。[0041]常规使用的菊花链拓扑结构参数设置如下图7所示，信号由表层驱动器Ul发出，通过过孔A分支到达位于第10层或者11层的走线层（中间走线层），随后通过中间走线层依次到达过孔B〜过孔F，并通过各过孔分支到达负载U2-U9及50欧姆端接电阻，最后接0.75V匹配电压，其中过孔分支Hl=H2=60mil，传输线TLl=2000mil，TL2〜TL5=750mil，各负载表层分支线长度TLN=200mi1。[0042]按照上述参数进行建模，提取链路参数，并做如下仿真设置，DDR3控制器的ibis模型为DSP_C6678_tms320c6678_4_2_l，DDR3的ibis模型为DDR3_MT41J512M16HA;码元类型采用PRBS序列;激励码率0.8Gbps;仿真结果如下表1和表2所示。[0043]表1[0044][0047]由表中数据可知，相比于常规的菊花链拓扑结构，在保证信号眼宽基本不变的前提下，本发明提供的新型拓扑使得靠近发送端、受反射影响较为严重的负载1]2、1]3、1]4、1]5的接收眼高分别优化了160.9mv52.7%、234.8mv76.8%、125.2mv37.4%、142.5mv43%，改善显著。由此可见，采用本发明提供的新型三维菊花链拓扑互连可有效减弱多负载分支线和过孔的非理想效应，大幅增加了接收端的噪声裕量，为更高速、更高复杂度PCB上的DDRX多片集成设计提供了有效手段。[0048]综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

权利要求：1.一种多负载DDRX互连的三维菊花链拓扑，其特征在于，在DDRX的PCB走线设计中，设置两类走线层:走线层A和走线层B;其中走线层A与表层的距离小于4层;走线层B与底层的距离小于4层;信号经过各个过孔交替流经走线层A和走线层B到达各个负载。2.如权利要求1所述的多负载DDRX互连的三维菊花链拓扑，其特征在于，信号由表层驱动器发出，经过孔A达到走线层A，然后经走线层A上的传输线到达下一个过孔B，信号通过过孔B的分支Hl到达负载U2，并通过过孔B的分支H2到达走线层B，并通过过孔B的分支H3到达负载U3;随后，信号经走线层B上的传输线到达下一个过孔C，通过过孔C的分支H3到达负载U4，并通过过孔C的分支H2到达走线层A，并通过过孔C的分支Hl到达负载U5;依次类推，信号依次流经走线层A和走线层B流经各个负载。3.如权利要求1所述的多负载DDRX互连的三维菊花链拓扑，其特征在于，信号由表层驱动器发出，经过孔A达到走线层B，然后经走线层B上的传输线到达下一个过孔B，信号通过过孔B的分支H3到达负载U3,并通过过孔B的分支H2到达走线层A，并通过过孔B的分支Hl到达负载U2;随后，信号经走线层A上的传输线到达下一个过孔C，通过过孔C的分支Hl到达负载U5，并通过过孔C的分支H2到达走线层B，并通过过孔C的分支H3到达负载U4;依次类推，信号依次流经走线层B和走线层A流经各个负载。4.如权利要求1〜3任意一项所述的多负载DDRX互连的三维菊花链拓扑，其特征在于，对未连接在信号链路中的多余过孔进行背钻，缩短无用过孔长度。5.如权利要求1〜3任意一项所述的多负载DDRX互连的三维菊花链拓扑，其特征在于，增加过孔的keepout，keepout的尺寸根据实际信号速率通过仿真确定。

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