申请/专利权人：成都西科微波通讯有限公司

申请日：2019-01-29

公开（公告）日：2019-10-01

公开（公告）号：CN209462394U

主分类号：H04L12/26(20060101)

分类号：H04L12/26(20060101)

优先权：

专利状态码：有效-授权

法律状态：2019.10.01#授权

摘要：本实用新型公开了一种MLVDS通讯测试设备，其包括型号为XC3S1400AN‑4FGG676I的FPGA模块，与FPGA模块相连接的晶振单元、电源模块、多点低电压差分信号传输收发器和RS232线路驱动器，以及与多点低电压差分信号传输收发器和FPGA模块相连接且用于插接MLVDS通讯设备的插座X4；晶振单元、多点低电压差分信号传输收发器和RS232线路驱动器分别与电源模块相连接。本实用新型可以通过普通串口线就实现MLVDS通讯测试，能兼容四种通讯模式以及每种模式下不同的分机模块，通用性好，结构简单便于携带和维护。

主权项：1.一种MLVDS通讯测试设备，其特征在于：包括型号为XC3S1400AN-4FGG676I的FPGA模块，与所述FPGA模块相连接的晶振单元、电源模块、多点低电压差分信号传输收发器和RS232线路驱动器，以及与所述多点低电压差分信号传输收发器和FPGA模块相连接且用于插接MLVDS通讯设备的插座X4；所述晶振单元、多点低电压差分信号传输收发器和RS232线路驱动器分别与所述电源模块相连接。

全文数据：一种MLVDS通讯测试设备技术领域本实用新型涉及MLVDS通讯领域，具体涉及一种MLVDS通讯测试设备。背景技术MLVDSMultipointLowVoltageDifferentialSignaling多点低电压差分信号通讯是电子行业中广泛使用的一种分机模块通讯方式，其通讯类型有2线制长包，2线制短包，4线制长包和4线制短包四种模式，每种模式下依据不同的MLVDS通讯协议包含有不同的分机模块。通常，对分机模块使用MLVDS通讯进行产品性能测试时，需要采用专用板卡、专用通讯线缆和上位机软件，在分机模块批量生产时，就需要购置较多的专用设备，因此，研究新的MLVDS通讯测试设备就成为当务之急。原有的测试方法是购买外部的测试设备，该设备由专用通讯板卡，专用通讯线缆，测试板和上位机软件组成。其中，专用通讯板卡需要插入调试计算机主板中，并且安装上位机软件。存在组装使用复杂要在电脑主板中安装专用通讯板卡，同时电脑软件系统需要安装匹配的上位机软件，测试效率低一套测试设备只能测试一种分机模块，通用性差测试设备之间互不兼容，测试设备损坏无法修复通讯板卡和通讯线缆都是专用，无法替代等问题。实用新型内容针对现有技术中的上述不足，本实用新型提供的一种MLVDS通讯测试设备解决了现有MLVDS通讯产品检测时需要专用检测器件导致检测难的问题。为了达到上述发明目的，本实用新型采用的技术方案为：提供一种MLVDS通讯测试设备，其包括型号为XC3S1400AN-4FGG676I的FPGA模块，与FPGA模块相连接的晶振单元、电源模块、多点低电压差分信号传输收发器和RS232线路驱动器，以及与多点低电压差分信号传输收发器和FPGA模块相连接且用于插接MLVDS通讯设备的插座X4；晶振单元、多点低电压差分信号传输收发器和RS232线路驱动器分别与电源模块相连接。本实用新型的有益效果为：本实用新型仅仅利用普通串口线就可以实现MLVDS通讯测试，能兼容四种通讯模式以及每种模式下不同的分机模块，通用性好，结构简单便于携带和维护。附图说明图1为本实用新型的结构框图；图2为芯片D3的外围结构电路图；图3为芯片V1的外围结构电路图；图4为芯片V2的外围结构电路图；图5为芯片V3的外围结构电路图；图6为FPGA模块的第一部分外围结构电路图；图7为FPGA模块的第二部分外围结构电路图；图8为FPGA模块的第三部分外围结构电路图；图9为FPGA模块的第四部分外围结构电路图；图10为FPGA模块的第五部分外围结构电路图；图11为芯片D4的外围结构电路图；图12为芯片D5的外围结构电路图；图13为芯片D6的外围结构电路图；图14为插座X4的引脚示意图；图15为芯片G1的外围结构电路图；图16为芯片D2的外围结构电路图；图17为JTAG测试接口的引脚示意图。具体实施方式下面对本实用新型的具体实施方式进行描述，以便于本技术领域的技术人员理解本实用新型，但应该清楚，本实用新型不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本实用新型的精神和范围内，这些变化是显而易见的，一切利用本实用新型构思的发明创造均在保护之列。如图1所示，该MLVDS通讯测试设备包括型号为XC3S1400AN-4FGG676I的FPGA模块，与FPGA模块相连接的晶振单元、电源模块、多点低电压差分信号传输收发器和RS232线路驱动器，以及与多点低电压差分信号传输收发器和FPGA模块相连接且用于插接MLVDS通讯设备的插座X4；晶振单元、多点低电压差分信号传输收发器和RS232线路驱动器分别与电源模块相连接。如图2、图3、图4和图5所示，电源模块包括型号为IDT74FCT164245TPV的芯片D3和型号均为LT1764AEQ的芯片V1、芯片V2和芯片V3；芯片D3的引脚42分别连接3.3V外部电源和电容C26的一端，电容C26的另一端连接芯片D3的引脚34；芯片D3的引脚31分别连接3.3V外部电源和电容C27的一端，电容C27的另一端连接芯片D3的引脚25；芯片D3的引脚7通过电容C24连接芯片D3的引脚15；芯片D3的引脚18通过电容C25连接芯片D3的引脚21；芯片D3的引脚1连接电阻R17的一端，电阻R17的另一端作为一个5V电源输出端；芯片D3的引脚24连接电阻R18的一端，电阻R18的另一端作为另一个5V电源输出端；芯片V1的引脚1分别连接任意一个5V电源输出端、有极性电容C1的正极、电容C8的一端和芯片V1的引脚2；有极性电容C1的负极分别连接电容C8的另一端、芯片V1的引脚3、芯片V1的引脚0、有极性电容C2的负极和电容C9的一端并接地；有极性电容C2的正极分别连接电容C9的另一端、芯片V1的引脚4和芯片V1的引脚5并作为3.3V电源输出端；芯片V2的引脚1分别连接任意一个5V电源输出端、有极性电容C3的正极、电容C10的一端和芯片V2的引脚2，有极性电容C3的负极分别连接电容C10的另一端、芯片V2的引脚3、芯片V2的引脚0、电阻R2、有极性电容C4的负极和电容C11的一端并接地；电阻R2的另一端分别连接电阻R3的一端和芯片V2的引脚5；电阻R3的另一端分别连接芯片V2的引脚4、有极性电容C4的正极和电容C11的另一端并作为2.5V电源输出端；芯片V3的引脚1分别连接任意一个5V电源输出端、有极性电容C5的正极、电容C12的一端和芯片V3的引脚2；有极性电容C5的负极分别连接电容C12的另一端、芯片V3的引脚3、芯片V3的引脚0、有极性电容C6的负极和电容C13的一端并接地；有极性电容C6的正极分别连接芯片V3的引脚4、芯片V3的引脚5和电容C13的另一端并作为1.2V电源输出端。如图6、图7、图8、图9和图10所示，FPGA模块的引脚B5、引脚B11、引脚B16、引脚B22、引脚E8、引脚E13、引脚E19、引脚H11、引脚H16、引脚AB8、引脚AB14、引脚AB19、引脚AE5、引脚AE11、引脚AE16、引脚AE22、引脚W11、引脚W16、引脚AB2、引脚E2、引脚H5、引脚L2、引脚W5、引脚T8、引脚T2、引脚P5和引脚L8均连接至3.3V电源输出端；PFGA模块的引脚G8连接接地电阻R4；FPGA模块的引脚AB25、引脚E25、引脚H22、引脚L19、引脚W22、引脚T25、引脚T19、引脚N22和引脚L25均连接至2.5V电源输出端；PFGA模块的引脚AC4连接电阻R7的一端，电阻R7的另一端分别连接电阻R8的一端和3.3V电源输出端，电阻R8的另一端连接FPGA模块的引脚AD4；FPGA模块的引脚Y7连接接地电阻R9；FPGA模块的引脚AA12连接电阻R10的一端，电阻R10的另一端分别连接3.3V电源输出端、电阻R11的一端和电阻R12的一端，电阻R11的另一端连接FPGA模块的引脚AE9，电阻R12的另一端连接FPGA模块的引脚AP9；FPGA模块的引脚AB21连接电阻R6的一端，电阻R6的另一端分别连接3.3V电源输出端、电阻R13的一端、电阻R14的一端、电阻R15的一端和电阻R16的一端；电阻R13的另一端连接FPGA模块的引脚A2；电阻R14的另一端连接FPGA模块的引脚A25；电阻R15的另一端连接FPGA模块的引脚G7；电阻R16的另一端连接FPGA模块的引脚D4；FPGA模块的引脚AB5分别连接FPGA模块的引脚AB11、FPGA模块的引脚AB22、FPGA模块的引脚E5、FPGA模块的引脚E16、FPGA模块的引脚E22、FPGA模块的引脚J18、FPGA模块的引脚K13、FPGA模块的引脚L5、FPGA模块的引脚N10、FPGA模块的引脚P17、FPGA模块的引脚T22、FPGA模块的引脚U14、FPGA模块的引脚V9、接地电容C23、接地电容C22、接地电容C21、接地电容C20和电感L2的一端，电感L2的另一端连接3.3V电源输出端；FPGA模块的引脚K15、引脚L12、引脚L14、引脚L16、引脚M11、引脚M13、引脚M15、引脚M17、引脚N12、引脚N13、引脚N14、引脚N16、引脚P11、引脚P13、引脚P14、引脚P15、引脚R12、引脚R14、引脚R16、引脚T11、引脚T13、引脚T15和引脚U12均连接至1.2V电源输出端；FPGA模块的引脚A1、引脚A6、引脚A11、引脚A21、引脚A26、引脚AA1、引脚AA6、引脚AA11、引脚AA16、引脚AA21、引脚AD3、引脚AD8、引脚AD13、引脚AD18、引脚AD24、引脚AF1、引脚W24、引脚W19、引脚W14、引脚W8、引脚V3、引脚U17、引脚U13、引脚U10、引脚T26、引脚T21、引脚T16、引脚T14、引脚T12、引脚T6、引脚T1、引脚R15、引脚R13、引脚R11、引脚P24、引脚P19、引脚P16、引脚P12、引脚N15、引脚N11、引脚N8、引脚N3、引脚M16、引脚M14、引脚M12、引脚L26、引脚L21、引脚L15、引脚L13、引脚L11、引脚L6、引脚L1、引脚K17、引脚K10、引脚J24、引脚H19、引脚H14、引脚H8、引脚H3、引脚F26、引脚F21、引脚F16、引脚F11、引脚F6、引脚F1、引脚C24、引脚C19、引脚C14、引脚C9、引脚C3、引脚AF26、引脚AF21、引脚AF16、引脚AF11和引脚AF6均接地。多点低电压差分信号传输收发器包括型号均为DS91M040的芯片D4、芯片D5和芯片D6，如图11所示，芯片D4的引脚25连接电阻R27的一端，电阻R27的另一端分别连接电阻R28的一端、电阻R29的一端、电阻R30的一端和电阻R34的一端并接地；电阻R28的另一端连接芯片D4的引脚27；电阻R29的另一端连接芯片D4的引脚14；电阻R30的另一端连接芯片D4的引脚16电阻R34的另一端分别连接芯片D4的引脚26、引脚28、引脚13和引脚15；芯片D4的引脚1、引脚3、引脚5和引脚7分别对应连接FPGA模块的引脚A15、引脚A14、引脚A12和引脚A10；芯片D4的引脚10通过电阻R31连接3.3V电源输出端；芯片D4的引脚32分别连接接地电阻R32和FPGA模块的引脚B13；芯片D4的引脚9分别连接接地电阻R33和FPGA模块的引脚B14；D4的引脚30分别连接接地电容C14、接地电容C15、3.3V电源输出端、芯片D4的引脚29、芯片D4的引脚12和芯片D4的引脚11；芯片D4的引脚31和引脚0均接地；如图12所示，芯片D5的引脚25连接电阻R35的一端，电阻R35的另一端分别连接电阻R36的一端、电阻R37的一端、电阻R38的一端、电阻R42的一端和3.3V电源输出端；电阻R36的另一端连接芯片D5的引脚27；电阻R37的另一端连接芯片D5的引脚14；电阻R38的另一端连接芯片D5的引脚16；电阻R42的另一端分别连接芯片D5的引脚26、引脚28、引脚13和引脚15；芯片D5的引脚10通过电阻R39连接3.3V电源输出端；芯片D5的引脚32分别连接接地电阻R40和FPGA模块的引脚B9；芯片的D5的引脚9分别连接接地电阻R41和FPGA模块的引脚B7；芯片D5的引脚24、引脚23、引脚22、引脚21、引脚20、引脚19、引脚18和引脚17分别连接芯片D4的引脚24、引脚23、引脚22、引脚21、引脚20、引脚19、引脚18和引脚17；芯片D5的引脚30分别连接接地电容C16、接地电容C17、3.3V电源输出端、芯片D5的引脚19、引脚12和引脚11；芯片D5的引脚31和引脚0均接地；芯片D5的引脚2、引脚4、引脚6和引脚8分别对应连接FPGA模块的引脚A3、引脚A4、引脚A8和引脚A9；如图13所示，芯片D6的引脚25连接电阻R19的一端，电阻R19的另一端分别连接电阻R20的一端、电阻R21的一端、电阻R22的一端、电阻R26的一端和3.3V电源输出端；电阻R20的另一端连接芯片D6的引脚27；电阻R21的另一端连接芯片D6的引脚14；电阻R22的另一端连接芯片D6的引脚16；电阻R26的另一端分别连接芯片D6的引脚26、引脚28、引脚13和引脚15；芯片D6的引脚10通过电阻R23连接3.3V电源输出端；芯片D6的引脚32分别连接接地电阻R24和FPGA模块的引脚C23；芯片D6的引脚9分别连接接地电阻R25和FPGA模块的引脚B23；芯片D6的引脚30分别连接接地电容C18、接地电容C19、3.3V电源输出端、芯片D6的引脚29、引脚12和引脚11；芯片D6的引脚31和引脚0均接地；芯片D6的引脚2、引脚4、引脚6和引脚8分别对应连接FPGA模块的引脚A22、引脚A20、引脚A19和引脚A18。插座X4采用中航光电科技股份有限公司生产的型号为LRMS2-AT18-B45H12BT12R-Z2的插座，其具体引脚如图14所示；插座X4的引脚D4和引脚E4分别连接FPGA模块的引脚AC26和AB26；插座X4的引脚A4和B4分别连接FPGA模块的引脚R25和R26；插座X4的引脚D6和引脚E6分别连接FPGA模块的引脚M26和引脚M25；插座X4的引脚G6和H6分别连接FPGA模块的引脚P26和P25；插座X4的引脚B7和C7分别连接芯片D6的引脚19和引脚20；插座X4的引脚E7和引脚F7分别连接FPGA模块的引脚J26和J25；插座X4的引脚H7和I7分别连接FPGA模块的引脚K25和K26；插座X4的引脚A8、引脚B8、引脚D8、引脚E8、引脚G8和引脚H8分别连接芯片D6的引脚17、引脚18、引脚21引脚22、引脚23和引脚24。如图15所示，晶振单元包括型号为SCXO-7050的芯片G1，芯片G1的引脚4分别连接有极性电容C7的正极、电容C59的一端和电感L1的一端，电感L1的另一端分别连接3.3V电源输出端和电容C60的一端；电容C60的另一端分别连接电容C59的另一端、有极性电容C7的负极和芯片G1的引脚2并接地；芯片G1的引脚3通过电阻R1连接FPGA模块的引脚AF13。如图16所示，RS232线路驱动器包括型号为MAX3232EUE的芯片D2，芯片D2的引脚1通过电容C28连接芯片D2的引脚3；芯片D2的引脚4通过电容C29连接芯片D2的引脚5；芯片D2连接电容C30的一端，电容C30的另一端分别连接电容C31的一端、芯片D2的引脚15和电容C32的一端并接地；电容C31的另一端连接芯片D2的引脚6；电容C32的另一端分别连接3.3V电源输出端和芯片D2的引脚16；芯片D2的引脚12、引脚11、引脚10和引脚9分别对应连接FPGA模块的引脚H2、引脚B1、引脚H1和引脚E1。测试设备还包括与FPGA模块相连接的JTAG测试接口，如图17所示，JTAG测试接口的引脚1连接3.3V电源输出端；JTAG测试接口的引脚2接地；JTAG测试接口的引脚3、引脚4、引脚5和引脚6分别对应连接FPGA模块的引脚A25、引脚D4、引脚G7和引脚E23。本实用新型在使用时，将待测试的MLVDS设备接在插座X4上，并通过RS232线缆将FPGA模块与上位机相连接，上位机将测试数据发送至FPGA模块，FPGA模块对测试数据进行解析后通过多点低电压差分信号传输收发器发送至待测试MLVDS设备，并通过接收待测试MLVDS设备反馈的数据完成对MLVDS设备的测试。本实用新型通过RS232线缆作为测试线路，可以测试四种通讯模式以及对应的MLVDS设备。在具体实施过程中，测试数据有长包和短包两种，取最长测试数据为46bit，再增加2bit分别作为长短包标志位和2线4线标志位，这样就将所有的测试数据统一为48bit6字节，再添加上帧头和帧尾，总共为10字节。串口通讯数据格式为：串口波特率为115200，1位起始位，8位数据位，无奇偶校验，一位停止位。串口通讯协议为：其中：数据6的bit7为长短包标志位0短包，1长包；数据6的bit6为2线4线标志位0-2线，1-4线；长包数据为数据1到数据6的低6位，共46bit；短包数据为数据1到数据3的低6位，共22bit。MLVDS通讯测试设计：MLVDS线路无数据传输时默认为高电平，按小端模式发送。总线数据包由起始位、数据长度、载荷和校验位组成。考虑到平台MLVDS线路具备同时1时钟加3数据4线制物理传输链路，为避免传输数据字段中出现与传输数据起始字段重合的内容，因此必须对传输数据内容进行信源级编码，方法是采用自定义的4B5B编码，对传输数据字段进行编码后可以保证传输数据字段中连0个数不大于2个，这样帧起始位可以定义为连续的3个0。这样，长包数据加上偶校验位和2线4线标志位后变成48bit，经4B5B编码后变成60bit，再加3bit帧起始位，最终长包变为63bit，同理，短包数据最终变为33bit。综上所述，本实用新型可以通过普通串口线就实现MLVDS通讯测试，能兼容四种通讯模式以及每种模式下不同的分机模块，通用性好，结构简单便于携带和维护。

权利要求：1.一种MLVDS通讯测试设备，其特征在于：包括型号为XC3S1400AN-4FGG676I的FPGA模块，与所述FPGA模块相连接的晶振单元、电源模块、多点低电压差分信号传输收发器和RS232线路驱动器，以及与所述多点低电压差分信号传输收发器和FPGA模块相连接且用于插接MLVDS通讯设备的插座X4；所述晶振单元、多点低电压差分信号传输收发器和RS232线路驱动器分别与所述电源模块相连接。2.根据权利要求1所述的MLVDS通讯测试设备，其特征在于：所述电源模块包括型号为IDT74FCT164245TPV的芯片D3和型号均为LT1764AEQ的芯片V1、芯片V2和芯片V3；所述芯片D3的引脚42分别连接3.3V外部电源和电容C26的一端，所述电容C26的另一端连接芯片D3的引脚34；所述芯片D3的引脚31分别连接3.3V外部电源和电容C27的一端，所述电容C27的另一端连接芯片D3的引脚25；所述芯片D3的引脚7通过电容C24连接芯片D3的引脚15；所述芯片D3的引脚18通过电容C25连接芯片D3的引脚21；所述芯片D3的引脚1连接电阻R17的一端，所述电阻R17的另一端作为一个5V电源输出端；所述芯片D3的引脚24连接电阻R18的一端，所述电阻R18的另一端作为另一个5V电源输出端；所述芯片V1的引脚1分别连接任意一个5V电源输出端、有极性电容C1的正极、电容C8的一端和芯片V1的引脚2；所述有极性电容C1的负极分别连接电容C8的另一端、芯片V1的引脚3、芯片V1的引脚0、有极性电容C2的负极和电容C9的一端并接地；所述有极性电容C2的正极分别连接电容C9的另一端、芯片V1的引脚4和芯片V1的引脚5并作为3.3V电源输出端；所述芯片V2的引脚1分别连接任意一个5V电源输出端、有极性电容C3的正极、电容C10的一端和芯片V2的引脚2，所述有极性电容C3的负极分别连接电容C10的另一端、芯片V2的引脚3、芯片V2的引脚0、电阻R2的一端、有极性电容C4的负极和电容C11的一端并接地；所述电阻R2的另一端分别连接电阻R3的一端和芯片V2的引脚5；所述电阻R3的另一端分别连接芯片V2的引脚4、有极性电容C4的正极和电容C11的另一端并作为2.5V电源输出端；所述芯片V3的引脚1分别连接任意一个5V电源输出端、有极性电容C5的正极、电容C12的一端和芯片V3的引脚2；所述有极性电容C5的负极分别连接电容C12的另一端、芯片V3的引脚3、芯片V3的引脚0、有极性电容C6的负极和电容C13的一端并接地；所述有极性电容C6的正极分别连接芯片V3的引脚4、芯片V3的引脚5和电容C13的另一端并作为1.2V电源输出端。3.根据权利要求2所述的MLVDS通讯测试设备，其特征在于，所述FPGA模块的引脚B5、引脚B11、引脚B16、引脚B22、引脚E8、引脚E13、引脚E19、引脚H11、引脚H16、引脚AB8、引脚AB14、引脚AB19、引脚AE5、引脚AE11、引脚AE16、引脚AE22、引脚W11、引脚W16、引脚AB2、引脚E2、引脚H5、引脚L2、引脚W5、引脚T8、引脚T2、引脚P5和引脚L8均连接至3.3V电源输出端；所述FPGA模块的引脚G8连接接地电阻R4；所述FPGA模块的引脚AB25、引脚E25、引脚H22、引脚L19、引脚W22、引脚T25、引脚T19、引脚N22和引脚L25均连接至2.5V电源输出端；所述FPGA模块的引脚AC4连接电阻R7的一端，所述电阻R7的另一端分别连接电阻R8的一端和3.3V电源输出端，所述电阻R8的另一端连接FPGA模块的引脚AD4；所述FPGA模块的引脚Y7连接接地电阻R9；所述FPGA模块的引脚AA12连接电阻R10的一端，所述电阻R10的另一端分别连接3.3V电源输出端、电阻R11的一端和电阻R12的一端，所述电阻R11的另一端连接FPGA模块的引脚AE9，所述电阻R12的另一端连接FPGA模块的引脚AP9；所述FPGA模块的引脚AB21连接电阻R6的一端，所述电阻R6的另一端分别连接3.3V电源输出端、电阻R13的一端、电阻R14的一端、电阻R15的一端和电阻R16的一端；所述电阻R13的另一端连接FPGA模块的引脚A2；所述电阻R14的另一端连接FPGA模块的引脚A25；所述电阻R15的另一端连接FPGA模块的引脚G7；所述电阻R16的另一端连接FPGA模块的引脚D4；所述FPGA模块的引脚AB5分别连接FPGA模块的引脚AB11、FPGA模块的引脚AB22、FPGA模块的引脚E5、FPGA模块的引脚E16、FPGA模块的引脚E22、FPGA模块的引脚J18、FPGA模块的引脚K13、FPGA模块的引脚L5、FPGA模块的引脚N10、FPGA模块的引脚P17、FPGA模块的引脚T22、FPGA模块的引脚U14、FPGA模块的引脚V9、接地电容C23、接地电容C22、接地电容C21、接地电容C20和电感L2的一端，所述电感L2的另一端连接3.3V电源输出端；所述FPGA模块的引脚K15、引脚L12、引脚L14、引脚L16、引脚M11、引脚M13、引脚M15、引脚M17、引脚N12、引脚N13、引脚N14、引脚N16、引脚P11、引脚P13、引脚P14、引脚P15、引脚R12、引脚R14、引脚R16、引脚T11、引脚T13、引脚T15和引脚U12均连接至1.2V电源输出端；所述FPGA模块的引脚A1、引脚A6、引脚A11、引脚A21、引脚A26、引脚AA1、引脚AA6、引脚AA11、引脚AA16、引脚AA21、引脚AD3、引脚AD8、引脚AD13、引脚AD18、引脚AD24、引脚AF1、引脚W24、引脚W19、引脚W14、引脚W8、引脚V3、引脚U17、引脚U13、引脚U10、引脚T26、引脚T21、引脚T16、引脚T14、引脚T12、引脚T6、引脚T1、引脚R15、引脚R13、引脚R11、引脚P24、引脚P19、引脚P16、引脚P12、引脚N15、引脚N11、引脚N8、引脚N3、引脚M16、引脚M14、引脚M12、引脚L26、引脚L21、引脚L15、引脚L13、引脚L11、引脚L6、引脚L1、引脚K17、引脚K10、引脚J24、引脚H19、引脚H14、引脚H8、引脚H3、引脚F26、引脚F21、引脚F16、引脚F11、引脚F6、引脚F1、引脚C24、引脚C19、引脚C14、引脚C9、引脚C3、引脚AF26、引脚AF21、引脚AF16、引脚AF11和引脚AF6均接地。4.根据权利要求3所述的MLVDS通讯测试设备，其特征在于，所述多点低电压差分信号传输收发器包括型号均为DS91M040的芯片D4、芯片D5和芯片D6，所述芯片D4的引脚25连接电阻R27的一端，所述电阻R27的另一端分别连接电阻R28的一端、电阻R29的一端、电阻R30的一端和电阻R34的一端并接地；所述电阻R28的另一端连接芯片D4的引脚27；所述电阻R29的另一端连接芯片D4的引脚14；所述电阻R30的另一端连接芯片D4的引脚16所述电阻R34的另一端分别连接芯片D4的引脚26、引脚28、引脚13和引脚15；所述芯片D4的引脚1、引脚3、引脚5和引脚7分别对应连接FPGA模块的引脚A15、引脚A14、引脚A12和引脚A10；所述芯片D4的引脚10通过电阻R31连接3.3V电源输出端；所述芯片D4的引脚32分别连接接地电阻R32和FPGA模块的引脚B13；所述芯片D4的引脚9分别连接接地电阻R33和FPGA模块的引脚B14；所述D4的引脚30分别连接接地电容C14、接地电容C15、3.3V电源输出端、芯片D4的引脚29、芯片D4的引脚12和芯片D4的引脚11；所述芯片D4的引脚31和引脚0均接地；所述芯片D5的引脚25连接电阻R35的一端，所述电阻R35的另一端分别连接电阻R36的一端、电阻R37的一端、电阻R38的一端、电阻R42的一端和3.3V电源输出端；所述电阻R36的另一端连接芯片D5的引脚27；所述电阻R37的另一端连接芯片D5的引脚14；所述电阻R38的另一端连接芯片D5的引脚16；所述电阻R42的另一端分别连接芯片D5的引脚26、引脚28、引脚13和引脚15；所述芯片D5的引脚10通过电阻R39连接3.3V电源输出端；所述芯片D5的引脚32分别连接接地电阻R40和FPGA模块的引脚B9；所述芯片的D5的引脚9分别连接接地电阻R41和FPGA模块的引脚B7；所述芯片D5的引脚24、引脚23、引脚22、引脚21、引脚20、引脚19、引脚18和引脚17分别连接芯片D4的引脚24、引脚23、引脚22、引脚21、引脚20、引脚19、引脚18和引脚17；所述芯片D5的引脚30分别连接接地电容C16、接地电容C17、3.3V电源输出端、芯片D5的引脚19、引脚12和引脚11；所述芯片D5的引脚31和引脚0均接地；所述芯片D5的引脚2、引脚4、引脚6和引脚8分别对应连接FPGA模块的引脚A3、引脚A4、引脚A8和引脚A9；所述芯片D6的引脚25连接电阻R19的一端，所述电阻R19的另一端分别连接电阻R20的一端、电阻R21的一端、电阻R22的一端、电阻R26的一端和3.3V电源输出端；所述电阻R20的另一端连接芯片D6的引脚27；所述电阻R21的另一端连接芯片D6的引脚14；所述电阻R22的另一端连接芯片D6的引脚16；所述电阻R26的另一端分别连接芯片D6的引脚26、引脚28、引脚13和引脚15；所述芯片D6的引脚10通过电阻R23连接3.3V电源输出端；所述芯片D6的引脚32分别连接接地电阻R24和FPGA模块的引脚C23；所述芯片D6的引脚9分别连接接地电阻R25和FPGA模块的引脚B23；所述芯片D6的引脚30分别连接接地电容C18、接地电容C19、3.3V电源输出端、芯片D6的引脚29、引脚12和引脚11；所述芯片D6的引脚31和引脚0均接地；所述芯片D6的引脚2、引脚4、引脚6和引脚8分别对应连接FPGA模块的引脚A22、引脚A20、引脚A19和引脚A18。5.根据权利要求4所述的MLVDS通讯测试设备，其特征在于，所述插座X4的型号为LRMS2-AT18-B45H12BT12R-Z2；所述插座X4的引脚D4和引脚E4分别连接FPGA模块的引脚AC26和AB26；所述插座X4的引脚A4和B4分别连接FPGA模块的引脚R25和R26；所述插座X4的引脚D6和引脚E6分别连接FPGA模块的引脚M26和引脚M25；所述插座X4的引脚G6和H6分别连接FPGA模块的引脚P26和P25；所述插座X4的引脚B7和C7分别连接芯片D6的引脚19和引脚20；所述插座X4的引脚E7和引脚F7分别连接FPGA模块的引脚J26和J25；所述插座X4的引脚H7和I7分别连接FPGA模块的引脚K25和K26；所述插座X4的引脚A8、引脚B8、引脚D8、引脚E8、引脚G8和引脚H8分别连接芯片D6的引脚17、引脚18、引脚21引脚22、引脚23和引脚24。6.根据权利要求4所述的MLVDS通讯测试设备，其特征在于，所述晶振单元包括型号为SCXO-7050的芯片G1，所述芯片G1的引脚4分别连接有极性电容C7的正极、电容C59的一端和电感L1的一端，所述电感L1的另一端分别连接3.3V电源输出端和电容C60的一端；所述电容C60的另一端分别连接电容C59的另一端、有极性电容C7的负极和芯片G1的引脚2并接地；所述芯片G1的引脚3通过电阻R1连接FPGA模块的引脚AF13。7.根据权利要求4所述的MLVDS通讯测试设备，其特征在于，所述RS232线路驱动器包括型号为MAX3232EUE的芯片D2，所述芯片D2的引脚1通过电容C28连接芯片D2的引脚3；所述芯片D2的引脚4通过电容C29连接芯片D2的引脚5；所述芯片D2连接电容C30的一端，所述电容C30的另一端分别连接电容C31的一端、芯片D2的引脚15和电容C32的一端并接地；所述电容C31的另一端连接芯片D2的引脚6；所述电容C32的另一端分别连接3.3V电源输出端和芯片D2的引脚16；所述芯片D2的引脚12、引脚11、引脚10和引脚9分别对应连接FPGA模块的引脚H2、引脚B1、引脚H1和引脚E1。8.根据权利要求4-7任一所述的MLVDS通讯测试设备，其特征在于，还包括与所述FPGA模块相连接的JTAG测试接口，所述JTAG测试接口的引脚1连接3.3V电源输出端；所述JTAG测试接口的引脚2接地；所述JTAG测试接口的引脚3、引脚4、引脚5和引脚6分别对应连接FPGA模块的引脚A25、引脚D4、引脚G7和引脚E23。

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