申请/专利权人：中国兵器装备集团上海电控研究所

申请日：2023-10-18

公开（公告）日：2024-01-12

公开（公告）号：CN117389922A

主分类号：G06F13/16

分类号：G06F13/16;G06F13/42;G06F13/40;G06F15/78

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.01.30#实质审查的生效;2024.01.12#公开

摘要：本发明涉及一种基于FPGA高速Serdes读写DDR的方法，属于嵌入式系统领域。该方法包括以下步骤：周期性获取北斗或GPS信号，若能接收到所述信号并且FPGA时钟的频率误差大于阈值时对所述时钟进行在线校准，若不能接收到所述信号则进行离线校准，得到校准后的时钟；基于校准后的时钟，采用多包乒乓机制进行FPGA高速Serdes与DDR接口的数据位宽和传输速率的转换；基于校准后的时钟和FPGA脉冲信号，采用双向握手机制控制Serdes和DDR接口的数据流进行数据传输。该方法可实现大带宽数据不丢包的情况下达到最大传输速率，而且可实现在没有北斗或GPS信号的情况下自动校准FPGA时钟，对于高速、高精度信号的传输具有重要意义。

主权项：1.一种基于FPGA高速Serdes读写DDR的方法，其特征在于，所述方法包括以下步骤：周期性获取北斗或GPS信号，若能接收到所述信号并且FPGA时钟的频率误差大于阈值时对所述时钟进行在线校准，若不能接收到所述信号则进行离线校准，得到校准后的时钟；基于校准后的时钟，采用多包乒乓机制进行FPGA高速Serdes与DDR接口的数据位宽和传输速率的转换；基于校准后的时钟和FPGA脉冲信号，采用双向握手机制控制Serdes和DDR接口的数据流进行数据传输。

全文数据：

权利要求：

百度查询： 中国兵器装备集团上海电控研究所 一种基于FPGA高速Serdes读写DDR的方法

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