申请/专利权人：北京超弦存储器研究院

申请日：2022-12-22

公开（公告）日：2024-04-09

公开（公告）号：CN115835626B

主分类号：H10B12/00

分类号：H10B12/00

优先权：

专利状态码：有效-授权

法律状态：2024.04.09#授权;2023.04.07#实质审查的生效;2023.03.21#公开

摘要：3D堆叠的半导体器件、3D存储器及其制备方法、电子设备，所述3D存储器包括：多层沿垂直于衬底的方向堆叠的存储单元，字线，其中，所述字线沿着垂直于所述衬底的方向延伸且贯穿不同层的所述存储单元；所述存储单元包括：晶体管，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极，环绕所述栅电极且与所述栅电极相绝缘的半导体层；其中，所述第一电极和所述第二电极之间的沟道为水平沟道；至少部分相邻层的所述存储单元的所述晶体管的半导体层在垂直于所述衬底的方向上间隔设置；本实施例提供的方案，层间无半导体层，可以减轻或去除层间的寄生电容，增强器件稳定性。

主权项：1.一种3D存储器的制备方法，其特征在于，所述3D存储器包括多层沿垂直于衬底的方向堆叠的存储单元、字线；所述存储单元包括：晶体管和电容，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极、环绕所述栅电极且与所述栅电极相绝缘的半导体层，所述电容包括第一极板和第二极板；所述3D存储器的制备方法包括：提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构；所述堆叠结构包括交替设置的绝缘层和导电层的堆叠，所述导电层包括预设电极图形；刻蚀所述堆叠结构以形成在垂直于所述衬底的方向上贯穿所述堆叠结构的导电层的通孔，所述通孔的侧壁露出每个所述导电层，朝远离所述通孔的方向刻蚀所述导电层，使得在平行于所述衬底的平面上，位于所述绝缘层的所述通孔的正投影落入位于所述导电层的所述通孔的正投影内，且所述通孔使得所述预设电极图形形成至少一对彼此分离的第一电极和第二电极；在所述通孔的侧壁依次沉积半导体薄膜和栅绝缘薄膜，形成多层所述晶体管的半导体层和栅极绝缘层，所述半导体层与所述第一电极和第二电极接触，同一个晶体管中所述第一电极和所述第二电极之间的沟道为水平沟道；在所述通孔内沉积填充所述通孔的牺牲层薄膜形成牺牲层，所述牺牲层薄膜为导电薄膜；刻蚀所述通孔内的部分牺牲层，使得位于所述绝缘层的所述通孔的侧壁暴露所述栅极绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层；刻蚀去除位于所述绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层；在所述通孔内沉积栅电极薄膜，所述栅电极薄膜填充所述通孔形成所述字线，不同层的所述晶体管的所述栅电极为所述字线的一部分。

全文数据：

权利要求：

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