申请/专利权人：东南大学

申请日：2021-06-22

公开（公告）日：2024-04-09

公开（公告）号：CN113378115B

主分类号：G06F17/16

分类号：G06F17/16;G06F1/3234;G11C11/16

优先权：

专利状态码：有效-授权

法律状态：2024.04.09#授权;2021.09.28#实质审查的生效;2021.09.10#公开

摘要：本发明公开了一种基于磁性随机存储器MRAM的近存稀疏向量乘法器，属于集成电路设计领域，包括稀疏标志生成器、输入单元、控制器、近存乘累加器、近存处理单元、核心存储阵列、缓存存储阵列、灵敏放大器与移位加法器树。该发明具备实现2个有符号整数向量乘法计算和自动跳过零向量的功能。MRAM自身具有非易失、极低待机功耗的特性，同时引入稀疏标志位并在存储器的输出端进行计算，分别减少数据转移功耗与翻转功耗。相比传统冯诺依曼架构的神经网络加速器，本发明有效提升向量乘法的计算能效。

主权项：1.一种基于磁性随机存储器的近存稀疏向量乘法器，其特征在于，包括稀疏标志生成器、输入单元、近存乘累加器和控制器；稀疏标志生成器与输入单元连接，稀疏标志生成器通过逻辑电路判断输入数据是否为0，生成稀疏标志位，并且将该数据与稀疏标志位传入输入单元；所述输入数据包括权重向量和激活向量；输入单元与近存乘累加器连接，近存乘累加器接收来自输入单元的数据并进行近存乘累加计算，在近存乘累加计算过程中跳过零向量的访存和计算；所述控制器分别与稀疏标志生成器、输入单元和近存乘累加器连接，控制器用于控制稀疏标志生成器、输入单元和近存乘累加器功能的实现、以及生成地址信号，用于数据的读取和存储；近存乘累加器包括近存处理单元PE与部分和累加器，近存乘累加器中的各近存处理单元PE进行并行计算，最终结果由部分和累加器进行累加；近存处理单元包括地址译码器、核心阵列MRAM1、缓存阵列MRAM2、缓存阵列MRAM3、第一灵敏放大器、第二灵敏放大器、移位加法器树和逻辑与模块；地址译码器分别与核心阵列MRAM1、缓存阵列MRAM2和缓存阵列MRAM3连接，地址译码器用于译码控制器输出的地址信号，根据地址信号，将数据存入相应的地址中；或读取参与计算的数据；核心阵列MRAM1用于存储权重向量，缓存阵列MRAM2用于存储激活向量，缓存阵列MRAM3用于存储输出向量；第一灵敏放大器与核心阵列MRAM1连接，用于读取核心阵列MRAM1的权重向量稀疏标志位F0与数据位，第二灵敏放大器与缓存阵列MRAM2连接，所述第一灵敏放大器和第二灵敏放大器是对稀疏标志信号敏感的灵敏放大器，用于读取缓存阵列MRAM2中激活向量的稀疏标志位F1与数据位；第一灵敏放大器和第二灵敏放大器首先读取权重向量和激活向量中的稀疏标志位，其中F0与F1相互交互并反馈至第一灵敏放大器和第二灵敏放大器，若F0|F1为真，则代表权重向量或激活向量中至少有一组向量为零，因此将第一灵敏放大器和第二灵敏放大器全部关断，跳过零向量的访存；若F0|F1为假，则通过逻辑与模块将权重向量与激活向量进行与乘法操作并送至移位加法器树；所述的移位加法器树是对稀疏标志信号敏感的移位加法器树，所述移位加法器树接收第一灵敏放大器和第二灵敏放大器传出的稀疏标志位，若稀疏标志位指示待乘向量中存在零向量，则跳过零向量的计算，维持所有数据不变，通过组合逻辑将输出置0，降低翻转功耗；否则将第一灵敏放大器和第二灵敏放大器的输入通过逻辑与做乘法计算，送入移位加法器树中进行移位相加；在近存处理单元PE内完成权重向量和激活向量乘法后，随后将每个PE的累加结果送至部分和累加器中，执行累加操作后进行移位，将数据恢复至8比特，最后将8比特输出向量写回至缓存阵列MRAM3中。

全文数据：

权利要求：

百度查询： 东南大学 一种基于磁性随机存储器的近存稀疏向量乘法器

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