申请/专利权人：英飞凌科技德累斯顿公司

申请日：2019-03-12

公开（公告）日：2024-04-12

公开（公告）号：CN110277312B

主分类号：H01L21/225

分类号：H01L21/225;H01L27/098;H01L29/06

优先权：["20180313 DE 102018105741.5"]

专利状态码：有效-授权

法律状态：2024.04.12#授权;2021.02.19#实质审查的生效;2019.09.24#公开

摘要：本文公开了用于在半导体本体中形成互补掺杂半导体区域的方法。公开了一种方法和半导体装置。该方法包括：在半导体本体中形成第一沟槽和第二沟槽；在第一沟槽和第二沟槽中的半导体本体上形成第一材料层，使得第一残余沟槽保留在第一沟槽中并且第二残余沟槽保留在第二沟槽中；从第二沟槽去除第一材料；以及在第一残余沟槽中的第一材料层和第二沟槽中的半导体本体上形成第二材料层。第一材料层包括第一掺杂类型的掺杂剂，第二材料层包括与第一掺杂类型互补的第二掺杂类型的掺杂剂。该方法还包括将掺杂剂从第一沟槽中的第一材料层扩散到半导体本体中以形成第一掺杂区域，并且将掺杂剂从第二沟槽中的第二材料层扩散到半导体本体中以形成第二掺杂区域。

主权项：1.一种用于形成半导体的方法，包括：在半导体本体100中形成第一沟槽11和第二沟槽12；在所述第一沟槽11和所述第二沟槽12中的所述半导体本体100上形成第一材料层21，使得第一残余沟槽13保留在所述第一沟槽11中并且第二残余沟槽14保留在所述第二沟槽12中，其中所述第一材料层21包括第一掺杂类型的掺杂剂；从所述第二沟槽去除所述第一材料层21；在所述第一残余沟槽13中的所述第一材料层21上以及在所述第二沟槽12中的所述半导体本体100上形成第二材料层22，其中所述第二材料层22包括与所述第一掺杂类型互补的第二掺杂类型的掺杂剂；以及将掺杂剂从所述第一沟槽11中的所述第一材料层21扩散到所述半导体本体100中以形成第一掺杂区域31，并且将掺杂剂从所述第二沟槽12中的所述第二材料层22扩散到所述半导体本体100中以形成第二掺杂区域32。

全文数据：用于在半导体本体中形成互补掺杂半导体区域的方法技术领域本公开一般地涉及用于在半导体本体中形成互补掺杂半导体区域的方法。特别地，本公开涉及用于形成与沟槽相邻的互补掺杂半导体区域的方法。背景技术在半导体本体中形成掺杂半导体区域可以包括形成沟槽，利用包括掺杂剂的填充材料来填充沟槽，以及将掺杂剂从填充材料扩散到半导体本体中。不同类型的填充材料是可用的，诸如BSG硼硅酸盐玻璃或PSG磷硅酸盐玻璃或ASG掺砷硅酸盐玻璃。BSG包括硼B作为掺杂剂，PSG包括磷P作为掺杂剂，并且ASG包括砷As作为掺杂剂。在硅中，例如，硼用作p型掺杂剂，并且磷和砷用作n型掺杂剂。为了形成互补掺杂半导体区域，上述方法步骤可以被执行两次，第一次用于形成第一掺杂类型n或p的掺杂半导体区域，并且第二次用于形成与第一掺杂类型互补的第二掺杂类型p或n的掺杂半导体区域。需要一种用于在半导体本体中形成互补掺杂半导体区域的更有效的方法。发明内容一个示例涉及一种用于在半导体本体中形成掺杂区域的方法。该方法包括：在半导体本体中形成第一沟槽和第二沟槽，在第一沟槽和第二沟槽中的半导体本体上形成第一材料层使得第一残余沟槽保留在第一沟槽中并且第二残余沟槽保留在第二沟槽中，从第二沟槽去除第一材料，以及在第一残余沟槽中的第一材料层和第二沟槽中的半导体本体上在形成第二材料层。第一材料层包括第一掺杂类型的掺杂剂，并且第二材料层包括与第一掺杂类型互补的第二掺杂类型的掺杂剂。该方法进一步包括：将掺杂剂从第一沟槽中的第一材料层扩散到半导体本体中以形成第一掺杂区域，并且将掺杂剂从第二沟槽中的第二材料层扩散到半导体本体中以形成第二掺杂区域。另一示例涉及一种半导体装置。半导体装置包括半导体本体、形成在半导体本体中的至少一个第一沟槽、在第一沟槽中的半导体本体上的第一材料层和在第一沟槽中的第一材料层上的第二材料层。第一材料层包括第一掺杂类型的掺杂剂原子，并且第二材料层包括与第一掺杂类型互补的第二掺杂类型的掺杂剂原子。半导体装置进一步包括与半导体本体中的至少一个第一沟槽邻接的第一掺杂类型的掺杂区域。附图说明下面参考附图解释示例。附图用于说明某些原则，从而仅示出了用于理解这些原则所必需的方面。附图不按比例绘制。在附图中，相同的附图标记表示相同的特征。图1A至图1E示出了用于在半导体本体中形成互补掺杂半导体区域的方法的一个示例；图2A至图2B示出了图1A至图1E所示的类型的方法中的可选的另外的方法步骤；图3A至图3B示出了图2A至图2B所示的方法步骤的修改；图4A至图4B示出了图1A至图1E所示的方法的修改；图5示出了用于在图1A至图1E所示的类型的方法中在半导体本体中形成第一沟槽和第二沟槽的方法的一个示例；图6示出了用于在图1A至图1E所示的类型的方法中形成第一层的方法的一个示例；图7A至图7C示出了用于在图1A至图1E所示的类型的方法中从第二沟槽去除第一层的方法的一个示例；图8示出了用于在图1A至图1E所示的类型的方法中形成第二层的方法的一个示例；图9A至图9C示出了图1A至图1E所示的类型的方法中的可选的另外的方法步骤；图10A至图10D更详细地示出了图2A至图2B所示的方法的一个示例；图11示出了图10D所示的半导体结构的放大细节；图12A至图12C示出了图10A至图10D所示的方法的修改；图13A至图13C示出了如何可实现第一沟槽和第二沟槽的不同示例；图14A至图14C示出了包括互补掺杂半导体区域的半导体器件的一个示例；图15示出了图14A至图14B所示的晶体管器件的修改；以及图16示出了根据一个示例的图13A至图13C所示的半导体器件的俯视图。具体实施方式在以下详细描述中，参考附图。附图构成说明书的一部分，并且为了说明的目的，示出了如何使用和实现本发明的示例。应当理解，除非另外特别说明，否则本文中描述的各种实施例的特征可以彼此组合。图1A至图1E示出了用于在半导体本体100中形成互补掺杂半导体区域31、32的方法的一个示例。图1A至图1E中的每一个示出了在该方法的各个方法步骤期间或之后的半导体本体100的垂直截面视图。“垂直横截面视图”是与半导体本体100的第一表面101垂直的截面中的视图。根据一个示例，半导体本体100由单晶半导体材料构成。半导体材料的示例包括但不限于硅Si、碳化硅SiC、氮化镓GaN、砷化镓GaAs等。图1A至图1E仅示出了半导体本体100的一个部分，即，其中产生互补掺杂半导体区域的部分。仅出于说明的目的，这些半导体区域被绘制成彼此靠近。然而，这仅仅是为了便于说明。这些半导体区域中的每个区域可以在半导体本体100中的任何位置处产生。此外，图1A至图1E示出了形成第一掺杂类型的一个半导体区域31和与第一掺杂类型互补的第二掺杂类型的一个半导体区域32。然而，这仅是示例。通过该方法可以产生第一掺杂类型的任何多个半导体区域和第二掺杂类型的任何多个半导体区域。此外，下面说明的方法可以应用于包括多个半导体本体的半导体晶片，其中该半导体晶片可以在该方法和可选的其他方法步骤之后被分离以获得多个半导体本体。参考图1A，该方法包括在第一半导体本体100中形成第一沟槽11和第二沟槽12。参考图1A，形成第一沟槽11和第二沟槽12包括：在半导体本体100的第一表面101中形成这些沟槽11、12并且这样的这些沟槽在半导体本体100的垂直方向上延伸。“垂直方向”是垂直于第一表面101的方向。第一沟槽和第二沟槽中的每个沟槽包括侧壁和底部，其中底部在垂直方向上终止相应的沟槽11、12并且侧壁在第一表面101与底部之间延伸。仅出于说明的目的，在图1A所示的示例中，侧壁被绘制成垂直于第一表面101，然而，这仅是示例。根据另一示例，侧壁相对于第一表面101倾斜使得沟槽具有梯形截面。第一沟槽11和第二沟槽12中的每个沟槽具有宽度w11、w12和深度d11、d12。宽度w11、w12是相应沟槽11、12在水平平面中的最小尺寸，水平平面是与第一表面101平行的平面。深度d11、d12是相应沟槽11、12在半导体本体100的垂直方向上的尺寸，垂直方向是垂直于第一表面101的方向。根据一个示例，第一沟槽11的宽度w11基本上等于第二沟槽12的宽度w12，并且第一沟槽11的深度d11基本上等于第二沟槽12的深度d12w11＝w12并且d11＝d12。然而，这仅是示例。根据另一示例，沟槽11、12的宽度w11、w12和或深度d11、d12是不同的w11≠w12和或d11≠d12。根据一个示例，第一沟槽11和第二沟槽12被产生以使得它们的宽度w11、w12在500纳米nm＝0.5微米到5微米μm之间，并且它们的深度d11在10微米到150微米之间，特别地在20微米到70微米之间。参考图1B，该方法进一步包括：在第一沟槽11和第二沟槽12中的半导体本体100上形成第一层21，使得第一残余沟槽13保留在第一沟槽11中并且第二残余沟槽保留在第二沟槽12中。形成第一层21使得第一残余沟槽13和第二残余沟槽14保留可以包括：形成具有厚度d21的第一层21使得该厚度d21小于第一宽度w11和第二宽度w12中的每一个的50％，即，d210.5·w11并且d210.5·w12。根据一个示例，第一层21的厚度d21选自宽度w11、w12的1％到40％。根据一个示例，第一层21的厚度d21选自50纳米nm到800纳米之间。第一层21包括第一掺杂类型的掺杂剂。根据一个示例，第一掺杂类型的掺杂剂是n型掺杂剂。根据一个示例，第一层21是介电层，诸如含有掺杂剂的硅酸盐玻璃层。含有n型掺杂剂的硅酸盐玻璃层的示例包括磷硅酸盐玻璃PSG层、掺杂砷的硅酸盐玻璃ASG层等。作为包含p型掺杂剂的硅酸盐玻璃层，可以使用例如硼硅酸盐玻璃BSG层。形成第一层21可以包括沉积工艺，诸如例如CVD化学气相沉积工艺。参考图1C和图1D，该方法进一步包括：从第二沟槽12去除第一层21参见图1C，以及在第二沟槽12中的半导体本体100上以及在第一残余沟槽13中的第一层21上形成第二层22。该第二层22包括与第一掺杂类型互补的第二掺杂类型的掺杂剂。根据一个示例，第二掺杂类型的掺杂剂是p型掺杂剂。第二层22例如是硅酸盐玻璃层。包含p型掺杂剂的硅酸盐玻璃层的一个示例是硼硅酸盐玻璃BSG层。包含n型掺杂剂的硅酸盐玻璃层的示例包括磷硅酸盐玻璃PSG层或砷掺杂的硅酸盐玻璃ASG层。形成该第二层22可以包括沉积工艺，诸如例如CVD工艺。参考图1D，第二层22可以被产生以使得其完全填充第一残余沟槽13并且完全填充第二沟槽12。然而，这仅是示例。根据另一示例，第二层22可以被产生以使得其覆盖第二沟槽12中的半导体本体100和第一残余沟槽13中的第一层21，但是不完全填充第二沟槽12和第一残余沟槽13中的任一个。在这种情况下剩余的残余沟槽19在图1D中以虚线示出。根据另一示例未示出，第二层22被产生以使得其完全填充第一残余沟槽13但在第二沟槽12中留下残余沟槽。参考图1E，该方法进一步包括：将第一类型掺杂剂从第一沟槽11中的第一层21扩散到半导体本体100中以形成第一半导体区域31，并且将第二类型掺杂剂从第二沟槽12中的第二层22扩散到半导体本体100中以形成第二半导体区域32。第一半导体区域31邻接第一沟槽11，并且第二半导体区域32邻接第二沟槽12。分别将第一类型掺杂剂和第二类型掺杂剂从第一层21和第二层22扩散到半导体本体100中包括温度工艺，其中该温度工艺中的温度足够高并且该温度工艺的持续时间长，使得掺杂剂从第一沟槽11中的第一半导体层21和第二沟槽12中的第二半导体层22扩散到半导体本体100中。根据一个示例，该温度工艺中的温度选自600℃到1200℃的范围，并且持续时间选自1分钟到25小时。根据一个示例，每个温度工艺包括具有选自上述温度范围的不同温度的若干子过程。此外，温度工艺可以是连续工艺，其中温度连续保持在上述温度范围内持续温度工艺的期望的持续时间。根据另一示例，温度工艺包括两个或更多个子过程，其中温度工艺的持续时间由子过程的持续时间的总和给出，其中在每个子过程中，温度在上述温度范围内，并且其中温度在两个子过程之间降至600℃以下。第一半导体区域31和第二半导体区域32从相应沟槽11、12延伸到半导体本体100中的距离取决于温度工艺的持续时间和温度。根据一个示例，温度工艺的这些参数被选择为使得第一半导体区域31和第二半导体区域32中的每一个的宽度w31、w32在100纳米nm到2微米μm之间。“宽度”w31、w32是相应半导体区域31、32在垂直于第一沟槽11和第二沟槽12的方向上的尺寸。在第一沟槽11中，第一层21布置在第二层22与半导体本体100之间。在扩散工艺中，第一沟槽11中的第一层21用作布置在第一沟槽11中的第二层22中的第二类型掺杂剂的扩散阻挡层。因此，从第一沟槽11，只有来自第一层21的第一类型掺杂剂扩散到半导体本体100中。在第二沟槽12中，没有这样的扩散阻挡层，从而来自第二层22的第二类型掺杂剂扩散到半导体本体100中。以这种方式，形成了互补的掺杂的第一半导体区域31和第二半导体区域32。根据一个示例，在形成第一层21之前在第一沟槽11中和或在形成第二层22之前在第二沟槽12中，在半导体本体100上形成薄氧化物层未示出。形成该氧化物层可以包括热氧化工艺。该氧化物层的厚度例如小于5纳米。这种氧化物层减少了掺杂剂原子从与氧化物层邻接的第一层21或第二层22到半导体本体100中的扩散，但不阻止这种扩散。在图1A至图1E所示的工艺之后，第一层21和第二层22可以保留在第一沟槽11和第二沟槽12中，使得这些层21、22仍然可以存在于包括第一区域31和第二区域32的完成的半导体器件中。这种半导体器件的一个示例在本文中在下面进一步详细说明。在这种情况下，接触件图1E中未示出可以形成在第一表面101上，以便电接触第一半导体区域31和第二半导体区域32。根据另一示例，第一层21和第二层22被替换为导电层41、42。这在图2A至图2B中示出。图2A示出了在从第一沟槽11和第二沟槽12去除第一层21和第二层22之后的半导体本体100的垂直截面视图。图2B示出了在导电层41、42形成在第一沟槽和第二沟槽中之后的半导体本体100的垂直截面视图。在图2B所示的示例中，这些导电层41、42中的每一个完全填充相应的沟槽，即，导电层41填充第一沟槽11并且导电层42填充第二沟槽12。然而，这仅是示例。根据图2B中用虚线示出的另一示例，导电层41、42被形成为使得它们覆盖第一沟槽11和第二沟槽12中的第一半导体区域31和第二半导体区域32，但是留下残余沟槽。后者通过以下方式来获得：形成第一导电层41使得其厚度d41小于第一沟槽11的宽度w11的50％并且形成第二导电层42使得其厚度d42小于第二沟槽12的宽度w12的50％。在图2A至图2B所示的方法中，第一层21和第二层22从第一沟槽11和第二沟槽12完全去除。然而，这仅是示例。根据图3A至图3B所示的另一示例，这些第一层21和第二层22仅从第一沟槽11和第二沟槽12的上部去除。“上部”是在第一半导体本体100的垂直方向上从第一表面101延伸但不像第一沟槽11和第二沟槽12那样深的部分。由于从第一沟槽11和第二沟槽12的上部去除第一层21和第二层22而产生的沟槽在图3A中利用15和16标记，图3A示出了在从沟槽11、12的上部去除第一层21和第二层22之后的半导体本体100。参考图3B，导电层41、42形成在这些沟槽15、16中。如在参考图2A和图2B解释的示例中，这些导电层41、42可以完全填充沟槽15、16，或者可以留下残余沟槽。在图3A至图3B所示的示例中，在第一沟槽11和第二沟槽12中的每一个中形成相应的接触插塞41、42，使得第一掺杂区域31和第二掺杂区域32都连接到相应的接触插塞41、42。然而，这仅是示例。根据另一示例，仅在第一沟槽11和第二沟槽12中的一个中产生接触插塞。图4A至图4B示出了图1A至图1B所示的方法的进一步修改。在该方法中，在扩散工艺之前，从第一沟槽11和第二沟槽12的上部去除第一层21和第二层22。这在图4A中示出。图4B示出了在扩散工艺之后的半导体本体100。在该示例中，第一半导体区域31和第二半导体区域32不邻接表面101，而是在半导体本体100的垂直方向上与表面101间隔开。第一半导体区域31和第二半导体区域32与第一表面101之间的距离基本上由通过从第一沟槽11和第二沟槽12的上部去除第一层21和第二层22而形成的沟槽17、18的深度给出。根据一个示例，这些沟槽17、18的深度被选择为使得纵横比小于5:1，特别地小于2:1。“纵横比”是沟槽17、18的深度和宽度之间的比率，从而例如2:1的纵横比表示深度是宽度的2倍。形成图1A所示的第一沟槽11和第二沟槽12可以包括使用形成在半导体本体100的第一表面101之上的蚀刻掩模200的蚀刻工艺。图5示出了在蚀刻工艺之后的半导体本体100和半导体本体100之上的蚀刻掩模200的垂直截面视图。根据一个示例，蚀刻工艺包括各向异性蚀刻工艺。根据图5中以虚线所示的一个示例，蚀刻掩模200包括两个掩模层：形成在第一表面101上的第一掩模层210和形成在第一掩模层210上的第二掩模层220。根据一个示例，第一掩模层210是氮化物层、碳层或光致抗蚀剂层，并且第二掩模层220是氧化物层，诸如氧化物硬掩模层。在每种情况下，第一掩模层210和第二掩模层220使得例如可以通过蚀刻工艺相对于第一掩模层210选择性地去除第二掩模层220。根据一个示例，在形成第一沟槽11和第二沟槽12的工艺之后去除第二掩模层220，同时第一掩模层210对于至少一些后续工艺序列保持就位。参考图6、图7A至图7B和图8解释这种后续工艺序列的示例，其中图6示出了用于形成第一层21的工艺序列的一个示例，图7A至图7B示出了用于从第二沟槽12去除第一层21的工艺序列的一个示例，并且图8示出了用于形成第二层22的工艺序列的一个示例。在这些示例中，第一掩模层210在半导体本体100之上就位。在图6所示的示例中，在第一沟槽11和第二沟槽12中的半导体本体100上形成第一层21包括：在具有半导体本体100和第一掩模层210的整个装置上形成第一层21，使得第一层21形成在第一沟槽11和第二沟槽12中的半导体本体100上以及第一掩模层210的表面上。在该示例中，第一层210完全覆盖在第一沟槽11和第二沟槽12内的半导体本体100，并且完全覆盖第一掩模层210。形成第一层21可以包括沉积工艺，诸如例如CVD工艺。图7A至图7C示出了用于从第二沟槽12去除第一层21的方法的一个示例。图7A至图7C所示的工艺序列基于图6所示的半导体结构，该半导体结构包括半导体本体100、在半导体本体100之上的第一掩模层210、和形成在半导体本体100和第一掩模层210的表面上的第一层21。参考图7B，该方法包括：形成蚀刻掩模302使得蚀刻掩模300至少覆盖第一残余沟槽13而不填充第一残余沟槽13并且不覆盖第二残余沟槽14。以这种方式，蚀刻掩模300保护第一沟槽11中的第一层21不被去除，同时它露出第二沟槽12和第二残余沟槽14中的第一层21。参考图7A和图7B，形成蚀刻掩模302可以包括：形成掩模层301使得其覆盖第一残余沟槽13和第二残余沟槽14两者参见图7A；以及使用形成在掩模层301之上的另外的掩模303来图案化掩模层301使得掩模层301在第二残余沟槽14上方具有开口。掩模层301例如是碳层，并且另外的掩模303包括例如光致抗蚀剂。形成掩模层301可以包括PECVD等离子体增强化学气相沉积工艺。这种类型的工艺是非保形沉积工艺，使得形成掩模层301的材料在残余沟槽13、14外部的第一层21的水平表面上比在残余沟槽13、14内部的垂直表面上沉积得更快。这具有以下效果：掩模层301封闭残余沟槽13、14但不填充残余沟槽13、14，使得能够在掩模层301下方保留空隙。参考图7C，在蚀刻工艺中去除第二层21的未被蚀刻掩模300覆盖的那些部分。图7B示出了在蚀刻工艺之后和在去除蚀刻掩模300之后的半导体装置。根据一个示例，蚀刻工艺是各向同性蚀刻工艺。在该工艺中，可以使用氢氟HF酸作为蚀刻剂，其中可选地，可以添加诸如氟化铵NH4F等缓冲剂以缓冲减慢蚀刻工艺。当形成图7A所示的掩模层301时，可以在第一残余沟槽13和第二残余沟槽14内部的第一层21上沉积一些材料。根据一个示例，在从第二残余沟槽14中的半导体本体100的表面去除第一层21之前，发生另一各向同性蚀刻工艺，该蚀刻工艺从掩模层材料例如，碳“清洁”第一层21的表面。图8示出了在形成第二层22之后的图7B所示的半导体装置。在该示例中，形成第二层22包括：形成第二层22使得其完全填充第二沟槽12和第一残余沟槽13并且覆盖第一掩模层210的在图7A至图7C所示的蚀刻工艺之后未被覆盖的那些部分。此外，在该示例中，第二层22覆盖第一层21的在蚀刻工艺之后保留在第一掩模层210上的部分。参考图1E和相应的描述，该方法包括：分别将第一类型掺杂剂和第二类型掺杂剂从第一层21和第二层22扩散到半导体本体100中。根据一个示例，该方法包括：在该扩散工艺之前在第一沟槽11和第二沟槽12中的第一层21和第二层22上形成扩散阻挡层。扩散阻挡层防止掺杂剂从第一层11和第二层12扩散出来到半导体本体100周围的大气中，并且因此防止这些掺杂剂污染工艺气氛。用于形成这种扩散阻挡层的方法的一个示例在图9A至图9C中示出。参考图9A，该方法包括：从第一沟槽11和第二沟槽12的上部去除第一层21和第二层22。基于如图8所示的结构，例如，这种去除可以包括蚀刻工艺，该蚀刻工艺在第一层21和第二层22已经在第一沟槽11和第二沟槽12中被回蚀到预定深度时停止。根据一个示例，第一层21和第二层22被回蚀使得这些层21、22与半导体本体的第一表面101之间的距离d在100纳米nm到500纳米nm之间。根据一个示例以图9A中的虚线所示，当回蚀第一层21和第二层22时，第一掩模层210保持就位。图9B示出了在形成扩散阻挡层51之后的半导体本体100。参考图9B，形成扩散阻挡层51可以包括：利用扩散阻挡材料完全填充通过回蚀第一层21和第二层22而形成的沟槽。根据一个示例，扩散阻挡材料包括TEOS四乙氧基硅烷和HDP高密度等离子体氧化物中的至少一种。形成扩散阻挡层51可以包括：沉积扩散阻挡层使得其完全填充通过回蚀第一层21和第二层22而形成的沟槽并且覆盖半导体本体100或第一掩模层210的表面，以及平坦化扩散阻挡层使得扩散阻挡层仅保留在这些沟槽中，从而形成扩散阻挡层51。图9C示出了在扩散工艺之后，即，在形成第一区域31和第二区域32之后的图9B所示的装置。图10A至图10D示出了用于从第一沟槽11和第二沟槽12去除第一层21和第二层22并且在这些沟槽11、12中形成导电层的方法的一个示例。图10A至图10D中的每一个示出了在该方法的不同工艺步骤期间或之后的半导体本体100的垂直截面视图。参考图10A，该方法包括：形成可选地从第一表面101延伸到半导体本体100中的氧化物插塞52。氧化物插塞52被形成为使得它们完全覆盖第一沟槽11和第二沟槽12中的第一层21和第二层22。这些氧化物插塞52可以与图9B和图9C所示的扩散阻挡层51相同，或者可以通过将这些扩散阻挡层51向下平面化到半导体本体100的表面101基于这些扩散阻挡层51来形成。根据另一示例，在图9C所示的扩散工艺之后去除扩散阻挡层51，并且在由于去除扩散阻挡层51而产生的沟槽中形成“新的”氧化物插塞52。形成这种氧化物插塞52可以包括：对由于去除扩散阻挡层51而产生的沟槽中的半导体本体100的表面进行氧化，使得残余沟槽保留，以及利用诸如HDP氧化物等氧化物填充残余沟槽。使用相同的工艺，可以在半导体本体100的其他部分中形成STI浅沟槽隔离。然而，这些STI未在附图中示出。参考图10A，在半导体本体100的水平方向上，氧化物插塞52可以延伸到第一半导体区域31和第二半导体区域32中。参考图10B，该方法进一步包括：在氧化物插塞52中形成沟槽53使得沟槽53向下完全延伸穿过氧化物插塞52到达第一层21和第二层22。形成这些沟槽53可以包括：使用形成在半导体本体100的第一表面101之上的图案化的蚀刻掩模400的蚀刻工艺。根据一个示例，氧化物插塞52中的沟槽53被形成为使得这些沟槽53比第一沟槽11和第二沟槽12窄，也就是说，这些沟槽53的宽度w53小于第一沟槽和第二沟槽的宽度w11、w12w53w11并且w53w12。根据一个示例，氧化物插塞52中的沟槽53的宽度w53选自100纳米nm到500纳米nm之间。具有沟槽53的氧化物插塞52在第一沟槽11和第二沟槽12的上部中形成氧化物颈圈collar52。参考图10C，该方法进一步包括：从第一沟槽11和第二沟槽12去除第一层21和第二层22。去除第一层21和第二层22可以包括使用湿法蚀刻剂的湿法蚀刻工艺。根据一个示例，湿法蚀刻剂被选择为使得其与氧化物颈圈52相比更快地蚀刻第一层21和第二层22。因此，蚀刻工艺引起氧化物插塞52中的沟槽53在蚀刻工艺期间变宽。然而，在蚀刻工艺结束时，即，当第一层21和第二层22已经完全从第一沟槽11和第二沟槽12去除时，氧化物颈圈52具有加宽的沟槽53仍然就位。例如，湿法蚀刻剂含有氢氟酸HF和或硫酸H2SO4。这种湿法蚀刻剂蚀刻包含即，掺杂有掺杂剂的第一层21和第二层22比蚀刻未掺杂氧化物颈圈52快至少20倍。例如，蚀刻氧化物颈圈51的蚀刻速率是每分钟4纳米nmmin，而蚀刻第一层21和第二层22的蚀刻速率是每分钟100纳米或更高。根据一个示例，湿法蚀刻剂也蚀刻蚀刻掩模400。然而，蚀刻掩模的蚀刻速率甚至低于氧化物颈圈52的蚀刻速率。根据一个示例，蚀刻掩模400是氮化物掩模。本文中之前解释的湿法蚀刻剂以0.6纳米分钟的蚀刻速率蚀刻这种氮化物掩模。参考上文，第二层22可以被产生以使得残余沟槽保留在每个在前的第一沟槽11和第二沟槽12中。这增加了蚀刻剂可以与第二层22接触的表面，并且因此减少了蚀刻工艺的持续时间。参考图10D，该方法进一步包括：沉积导电层使得导电层40至少覆盖沟槽11、12内部的半导体本体100的表面以便在这些沟槽中形成接触电极41、42。根据一个示例，导电层40被形成为使得其封闭形成在掩模层400中的开口并且覆盖第一沟槽11和第二沟槽12中的半导体本体100的表面，但是在第一沟槽11和第二沟槽12内部留下空隙43、44。根据一个示例，导电层40包括两个或更多个子层。这在图11中示出，图11示出了第一沟槽11和第二沟槽12中的一个沟槽的上沟槽部分的放大视图。在图11所示的示例中，导电层40包括三个子层：直接形成在沟槽11、12中的半导体本体100上的第一层401、形成在第一层401上的第二层402和形成在第二层402上的第三层403。根据一个示例，第一层401是钛层Ti，第二层402是氮化钛TiN层，并且第三层403是钨W层。这些层401、402、403中的每个层可以通过沉积工艺形成。根据一个示例，基于导电层40的第一子层401形成硅化物层。该硅化物层在导电层40与第一半导体区域31和第二半导体区域32之间提供低欧姆接触。根据一个示例，第一子层401在约600℃的温度下沉积。在该温度下，在第一子层401的沉积期间发生硅化工艺。参考图11，该方法可以进一步包括：从蚀刻掩模400的表面去除导电层40并且回蚀导电层40以便形成接触孔。根据一个示例，该接触孔的底部在蚀刻掩模400内。接触插塞可以形成在该接触孔中以便在相应的沟槽11、12内部并且因此在第一掺杂区域31或第二掺杂区域32内部电接触导电层41、42。图12A至图12C示出了图10A至图10C所示的方法的修改。在该方法中，参考图12A，在半导体本体100的垂直方向上，第一层21和第二层22延伸到半导体本体的第一表面101使得没有氧化物插塞52。例如，这种类型的拓扑可以通过以下方式来获得：省略图9B和图9C所示的扩散阻挡层51，或者仅在第一掩模层210的开口中形成扩散阻挡层51并且与掩模层210一起去除扩散阻挡层51。图12A至图12C所示的方法的其他方法步骤与图10B至图10C所示的方法步骤相同，并且包括：在第二层22上方形成具有开口的图案化的蚀刻掩模400参见图12B，在蚀刻工艺中去除第一层21和第二层22参见图12C，以及形成导电层图12A至图12C中未示出，该导电层至少覆盖由于去除第一层21和第二层22而产生的沟槽内部的半导体本体100的表面。之前说明的附图示出了第一沟槽11和第二沟槽12以及基于这些第一沟槽11和第二沟槽12而形成的半导体结构的垂直截面视图。在半导体本体100的水平平面中，该水平平面是与第一表面101平行的平面，这些沟槽11、12可以具有多种不同形状中的任何一种。在图13A至图13C中示意性地示出了如何实现第一沟槽11和第二沟槽12的三个示例。这些图中的每个图示出了第一沟槽11和第二沟槽12之一的水平截面视图。参考图13A，沟槽11、12可以是细长沟槽。参考图13B，沟槽11、12可以是针形沟槽。根据图13C所示的另一示例，沟槽可以是环形沟槽。仅出于说明的目的，图13C所示的环是矩形环。然而，也可以实现任何其他类型的环几何形状。可以以任何方式组合图13A至图13C所示的沟槽形状和未示出的其他沟槽形状。第一沟槽11和第二沟槽12可以具有相同的形状或者可以具有不同的形状。此外，可以在半导体本体100中产生相同形状或不同形状的若干个第一沟槽11，并且可以在半导体本体100中形成相同形状或不同形状的若干个第二沟槽12。图14A至图14C示出了根据本文之前解释的方法形成的包括第一半导体区域和第二半导体区域的半导体器件的透视截面图图13A、垂直截面图图13B和水平截面图图13C。图14A至图14C所示的半导体器件是结型场效应晶体管JFET，并且包括在半导体本体100的第一横向方向x上彼此间隔开的两个第一半导体区域311、312。这些半导体区域311、312中的第一半导体区域311形成晶体管器件的源极区域，并且电连接到源极节点S1，源极节点S1仅在附图中示意性地被示出。这些第一半导体区域311、312中的第二半导体区域312形成晶体管器件的漏极区域，并且电连接到晶体管器件的漏极节点D1。此外，晶体管器件包括多个第二半导体区域32。这些第二半导体区域32在第一横向方向x上与源极区域311间隔开，并且在可以垂直于第一横向方向x的第二横向方向y上彼此间隔开。这些第二半导体区域32形成晶体管器件的栅极区域，并且电连接到栅极节点G1。图14A至图14C所示的晶体管器件是超结晶体管器件。在这种情况下，半导体本体100包括多个第一半导体层110和多个第二半导体层120。这些第一层110和第二层120在半导体本体100的垂直方向z上交替地布置在彼此之上。根据一个示例，第一层110是第一掺杂类型的掺杂半导体层，第一掺杂类型是第一区域311、312的掺杂类型，并且第二层120是第二掺杂类型的掺杂半导体层，第二掺杂类型是第二区域32的掺杂类型。第一区域311、312和第二区域32中的每一个在垂直方向z上延伸穿过半导体本体100的第一半导体层110和第二半导体层120，使得源极区域321、漏极区域312和栅极区域32中的每一个邻接这些第一层110和第二层120。图14A至图14C所示的类型的JFET基本上是已知的，因此不需要关于该晶体管器件的功能的进一步说明。可选地，半导体本体100布置在载体500上。载体可以是半导体载体、电绝缘载体等。参考图14A和图14B，晶体管器件可以在最上面的半导体层130中包括一个或多个浅沟槽隔离STI61。最上面的半导体层130是邻接第一表面101的半导体层。在一个示例中，半导体层130具有第二掺杂类型和比第二层120低的掺杂浓度。在图14A和图14B中，仅示出了一个STI61。然而，这仅是示例。根据另一示例，两个或更多个STI可以布置在最上面的半导体层130的在栅极区域32与漏极区域312之间的一部分中。STI61可以在与形成图10A至图10D和图11所示的氧化物插塞52如果形成这种氧化物插塞52相同的工艺中形成。应当注意，在该上下文中，图14A至图14C仅示意性地示出了第一掺杂区域311、312和第二掺杂区域32、以及被产生以形成第一掺杂区域311、312和第二掺杂区域32的第一沟槽111、112和第二沟槽12。这些沟槽可以包括用于形成这些掺杂区域311、312、32的第一层21和第二层22或第二层22、或者用于代替第一层21和第二层22的导电层41、42。布置在这些沟槽111、11、12中的第一层21或第二层22或导电层41、42、以及可选的氧化物颈圈52在这些图中未示出。根据一个示例，完成的器件包括至少一个沟槽，该沟槽包括一个第一层21和一个第二层22。另外，完成的器件可以包括至少一个第二沟槽，该第二沟槽包括在半导体本体100上的一个第二层22。作为具有一个第二层22的这种第二沟槽的替代或补充，完成的晶体管器件可以包括至少一个第三沟槽，第三沟槽填充有导电材料并且邻接第一掺杂类型或第二掺杂类型的掺杂区域。通过将第一层21和第二层22或第二层22替换为导电材料，可以基于一个第一沟槽或一个第二沟槽来形成这种第三沟槽。图15示出了图14A和图14B所示的晶体管器件的修改。在该晶体管器件中，被形成以产生第一掺杂区域311、312在该示例中，它们是晶体管器件的源极区域和漏极区域的沟槽111、112穿过半导体本体100即，穿过具有掺杂的半导体层110、120、130的层堆叠延伸到载体500中。在该示例中，载体500由电绝缘材料组成，或者，至少包括与层堆叠110、120、130邻接的电绝缘层510。形成在这些沟槽111、112中以产生第一掺杂区域311、312的另外的第一和第二掺杂硅酸盐玻璃层211、221、212、222保留在这些沟槽111、112中。这些玻璃层211、221、212、222延伸到载体500中，并且载体形成围绕有源区域超结晶体管器件的源极区域、漏极区域和漂移区域的电介质阱。在图15中，仅为了说明的目的，假定晶体管器件的源极区域和漏极区域是第一掺杂类型的区域，使得被形成以产生这些区域的沟槽111、112包括与参考图1A至图1E说明的第一层和第二层相对应的第一和第二掺杂硅酸盐玻璃层211、221、212、222。根据未示出的另一示例，源极区域和漏极区域是第二掺杂类型的区域。在这种情况下，被形成以产生这些掺杂区域并且延伸到载体500中的沟槽仅包括第二层。此外，在图15所示的示例中，被产生以形成源极区域311的沟槽111和被产生以形成漏极区域312的沟槽112都延伸到载体500中。然而，这仅是示例。根据另一示例未示出，这些沟槽111、112中只有一个延伸到载体500中。在另一沟槽中，相应的第一和或第二材料层可以被替换为导电材料。图16示出了图13A至图13C所示的类型的JFET的俯视图。在该示例中，源极区域311具有圆形或椭圆形形状，并且围绕漏极区域312。栅极区域32布置在源极区域311与漏极区域312之间，并且沿着圆形曲线布置。在这种类型的晶体管器件中，可以通过以下方式来获得电绝缘阱：实现被产生以形成源极区域311的沟槽111图16中未示出使得其以参考图15解释的方式延伸到电绝缘载体500图16中未示出中。被产生以形成漏极区域312的沟槽112图16中未示出由被产生以形成源极区域311的沟槽111图16中未示出围绕，并且可以延伸到载体中，但不必延伸到载体中以形成电绝缘阱。

权利要求：1.一种方法，包括：在半导体本体100中形成第一沟槽11和第二沟槽12；在所述第一沟槽11和所述第二沟槽12中的所述半导体本体100上形成第一材料层21，使得第一残余沟槽13保留在所述第一沟槽11中并且第二残余沟槽14保留在所述第二沟槽12中，其中所述第一材料层21包括第一掺杂类型的掺杂剂；从所述第二沟槽去除所述第一材料21；在所述第一残余沟槽13中的所述第一材料层21上以及在所述第二沟槽12中的所述半导体本体100上形成第二材料层22，其中所述第二材料层22包括与所述第一掺杂类型互补的第二掺杂类型的掺杂剂；以及将掺杂剂从所述第一沟槽11中的所述第一材料层21扩散到所述半导体本体100中以形成第一掺杂区域31，并且将掺杂剂从所述第二沟槽12中的所述第二材料层22扩散到所述半导体本体100中以形成第二掺杂区域32。2.根据权利要求1所述的方法，其中所述第一材料层21和所述第二材料层22中的一项包括BSG。3.根据权利要求2所述的方法，其中所述第一材料层21和所述第二材料层22中的另一项包括PSG和ASG中的至少一种。4.根据前述权利要求中任一项所述的方法，进一步包括：露出所述第一沟槽11中的所述半导体本体100的表面的至少部分；以及在所述第一沟槽11中的所述半导体本体100的表面的露出的部分上形成导电层41。5.根据权利要求4所述的方法，其中露出所述第一沟槽11中的所述半导体本体100的表面的至少部分包括：从所述第一沟槽11完全去除所述第一层21和所述第二层22。6.根据权利要求5所述的方法，其中从所述第一沟槽11完全去除所述第一层21和所述第二层22包括：在所述半导体本体100之上形成蚀刻掩模400；以及使用湿法蚀刻工艺去除所述第一层21和所述第二层22。7.根据权利要求6所述的方法，进一步包括：在形成所述蚀刻掩模400之前，在所述第一沟槽11的上部中形成氧化物颈圈52。8.根据前述权利要求中任一项所述的方法，进一步包括：露出所述第二沟槽12中的所述半导体本体100的表面的至少部分；以及在所述第二沟槽12中的所述半导体本体100的表面的露出的部分上形成导电层42。9.根据权利要求8所述的方法，其中露出所述第二沟槽12中的所述半导体本体100的表面的至少部分包括：从所述第二沟槽12完全去除所述第二层22。10.根据权利要求8所述的方法，其中从所述第二沟槽12完全去除所述第二层22包括：在所述半导体本体100之上形成蚀刻掩模400；以及使用湿法蚀刻工艺去除所述第二层22。11.根据权利要求10所述的方法，进一步包括：在形成所述蚀刻掩模400之前，在所述第二沟槽12的上部中形成氧化物颈圈52。12.根据权利要求4至11中任一项所述的方法，其中所述导电层41，42包括金属和掺杂的多晶半导体材料中的至少一种。13.根据前述权利要求中任一项所述的方法，其中形成所述第一沟槽包括：形成两个或更多个第一沟槽111，112，并且形成所述第一掺杂区域包括：形成两个或更多个第一掺杂区域311，312，以及其中形成所述第二沟槽包括：形成两个或更多个第二沟槽12，并且形成所述第二掺杂区域包括：形成两个或更多个第二掺杂区域32。14.根据权利要求11所述的方法，其中所述两个或更多个第一掺杂区域311，312中的第一个第一掺杂区域311形成晶体管器件的源极区域，所述两个或更多个第一掺杂区域311，312中的第二个第一掺杂区域312形成所述晶体管器件的漏极区域，并且所述两个或更多个第二掺杂区域32形成所述晶体管器件的栅极区域。15.根据权利要求11所述的方法，其中所述两个或更多个第二掺杂区域中的第一个第二掺杂区域形成晶体管器件的源极区域，所述两个或更多个第二掺杂区域中的第二个第二掺杂区域形成所述晶体管器件的漏极区域，并且所述两个或更多个第一掺杂区域形成所述晶体管器件的栅极区域。16.根据前述权利要求中任一项所述的方法，其中所述半导体本体100布置在载体500上，并且其中所述第一沟槽和所述第二沟槽中的至少一个沟槽延伸到所述载体500中。17.根据权利要求16所述的方法，其中至少在与所述半导体本体100邻接的部分中的所述载体500包括电绝缘材料。18.一种半导体装置，包括：半导体本体100；至少一个第一沟槽11，形成在所述半导体本体100中；在所述第一沟槽11中的所述半导体本体100上的第一材料层21和在所述第一沟槽11中的所述第一材料层21上的第二材料层22，其中所述第一材料层21包括第一掺杂类型的掺杂剂原子，并且所述第二材料层22包括与所述第一掺杂类型互补的第二掺杂类型的掺杂剂原子；以及所述第一掺杂类型的掺杂区域31，与所述半导体本体100中的所述至少一个第一沟槽11邻接。19.根据权利要求18所述的半导体装置，进一步包括：形成在所述半导体本体100中并且各自与相应一个掺杂区域邻接的第二沟槽12和第三沟槽中的至少一个，其中所述第二材料层22形成在所述第二沟槽12中的所述半导体本体100上，以及其中导电层形成在所述第三沟槽中的所述半导体本体上。20.根据权利要求18或19所述的半导体装置，进一步包括与所述半导体本体100邻接的载体500，其中至少在与所述半导体本体100邻接的部分中的所述载体500包括电绝缘材料，以及其中所述第一沟槽穿过所述半导体本体100延伸到所述载体500中。

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