申请/专利权人：华虹半导体(无锡)有限公司

申请日：2022-09-22

公开（公告）日：2023-01-06

公开（公告）号：CN115579359A

主分类号：H01L27/02

分类号：H01L27/02

优先权：

专利状态码：在审-实质审查的生效

法律状态：2023.01.24#实质审查的生效;2023.01.06#公开

摘要：本发明提供一种用于静电防护的GGNMOS结构，包括：衬底、两组电流泄放模块和环形重掺杂区，各组所述电流泄放模块包括：多个泄放单元；其中，各所述泄放单元包括：两个源端、一个漏端、两个栅极、一个浮空重掺杂区、多个轻掺杂漏区和隔离层。本申请在各所述泄放单元中，通过在漏端中嵌入浮空重掺杂区，形成DN+PsubP+Diode；通过调节浮空重掺杂区与子漏端之间的距离使Diode的击穿电压大于VDD并且小于寄生NPN的触发电压，从而能够在寄生的NPN触发前，Diode提前触发，向衬底内部注入大量的电子、空穴对，提高衬底的电流，降低触发电压，使得器件均匀导通，从而提高GGNMOS的ESD防护性能。

主权项：1.一种用于静电防护的GGNMOS结构，其特征在于，包括：衬底、位于所述衬底中的两组电流泄放模块和环形重掺杂区，其中，两组所述电流泄放模块呈中心对称，所述环形重掺杂区环绕两组所述电流泄放模块设置；其中，各组所述电流泄放模块包括：多个并排设置的泄放单元；其中，所述泄放单元包括：两个源端、一个漏端、两个栅极、一个浮空重掺杂区、多个轻掺杂漏区和隔离层，其中，两个所述源端位于所述漏端的两侧；所述轻掺杂漏区分别位于所述源端、所述漏端的两侧；所述浮空重掺杂区嵌于所述漏端中以将所述漏端分割成两个子漏端；所述隔离层位于所述衬底上并且覆盖所述子漏端的至少部分表面以及所述浮空重掺杂区的至少部分表面以将所述浮空重掺杂区和所述子漏端隔离开。

全文数据：

权利要求：

百度查询： 华虹半导体(无锡)有限公司 用于静电防护的GGNMOS结构

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