申请/专利权人：电子科技大学

申请日：2020-08-28

公开（公告）日：2023-09-22

公开（公告）号：CN111968973B

主分类号：H01L27/06

分类号：H01L27/06;H01L27/02

优先权：

专利状态码：有效-授权

法律状态：2023.09.22#授权;2020.12.08#实质审查的生效;2020.11.20#公开

摘要：本发明提供一种集成有SG‑VDMOS的BCD半导体器件，能够在一块芯片上同时集成两类JFET、两类VDMOS、LIGBT、七类LDMOS、低压NMOS、低压PMOS、低压NPN、低压PNP及四类二极管等二十类半导体器件，将应用在模拟电路中的Bipolar器件、开关电路中的功率器件、逻辑电路中的CMOS器件等各类横纵向器件集成到一起，节约成本的同时极大提高芯片集成度。不同于传统器件结构，该发明集成包含了槽型JFET、槽栅LIGBT、槽栅VDMOS、快恢复二极管，所集成的SG‑VDMOS与常规VDMOS相比能有效降低栅漏电容，降低了开关损耗，提升了开关速度，通过超结自然形成的槽状隔离结构贯穿整个漂移区将各个器件完全隔离，能够同时兼顾高的关断耐压和低的导通电阻，所述制造方法简单，工艺难度相对较低，构成的BCD器件可以用于消费电子、显示驱动等多种产品中。

主权项：1.一种BCD半导体器件，其特征在于：包括集成于同一芯片上的第一类JFET器件1，第一隔离结构204，第一类VDMOS器件2，第二隔离结构203，第二类VDMOS器件3，LIGBT器件4，第一类LDMOS器件5，第二类LDMOS器件6，第三类LDMOS器件7，第四类LDMOS器件8，第五类LDMOS器件9，第六类LDMOS器件10，第七类LDMOS器件11，第二类JFET器件12，低压NMOS器件13，低压PMOS器件14，低压PNP器件15，低压NPN器件16，第一类二极管17，第二类二极管18，第三类二极管19，第四类二极管20；所述第一类JFET器件1包括多个结构相同并依次连接的元胞，所述元胞直接做在第一掺杂类型衬底85上，第一掺杂类型衬底85下方是高压漏极金属100，漂移区包括底部的第一掺杂类型Buffer区，超结条位于第一掺杂类型Buffer区上表面，超结条包括周期性交替排列的第一掺杂类型条51和第二掺杂类型条31、及第三掺杂类型条511与第二掺杂类型外延层311，第一掺杂类型外延层512及第二掺杂类型体区312位于第三掺杂类型条511与第二掺杂类型外延层311上表面，第一掺杂类型外延层512上表面设置有第一重掺杂类型源区52，第二掺杂类型体区312上设置第十四类氧化层623，沟槽介质61上表面与第一电极101接触、其余表面被第十四类氧化层623包围，第一电极101覆盖第一类JFET器件1的上表面；所述第一类VDMOS器件2包括多个结构相同并依次连接的元胞，所述元胞直接做在第一掺杂类型衬底85上，第一掺杂类型衬底85下方是高压漏极金属100，漂移区包括底部的第一掺杂类型Buffer区和超结条，超结条包括周期性交替排列的第一掺杂类型条51和第二掺杂类型条31、及周期性排列的第三掺杂类型条511与第二掺杂类型外延层311，第二掺杂类型体区312位于第三掺杂类型条511与第二掺杂类型外延层311上表面，第二掺杂类型体区312内置第二重掺杂类型接触区32及第一重掺杂类型接触区52，介质层62覆盖了第一类栅氧化层610及部分第一重掺杂类型接触区52，第一类金属层102覆盖了介质层62及裸露的第一重掺杂类型接触区52及第二重掺杂类型接触区32上表面，槽栅的第一类栅氧化层610上表面与介质层62相切并向下延伸至第一掺杂类型条51中，第一类多晶硅控制栅701位于第一类栅氧化层610中的上部，并被第一类栅氧化层610包围，第一类多晶硅分离栅702位于第一类栅氧化层610中的下部，并被第一类栅氧化层610包围；第一类多晶硅控制栅701上表面深入第一重掺杂类型接触区52、下表面深入第三掺杂类型条511,第一类VDMOS最右侧的元胞2n为终端结构，第二类金属层103覆盖了介质层62及部分第二类多晶硅分离栅703上表面，第二类多晶硅分离栅703周围被第一类栅氧化层610包围；所述第一隔离结构204位于第一类JFET器件1最后一个元胞1n与第一类VDMOS器件第一个元胞21之间，直接做在第一掺杂类型衬底85上，第一掺杂类型衬底85下方是高压漏极金属100，漂移区包括底部的第一掺杂类型Buffer区和位于第一掺杂类型Buffer区上表面的超结条，其中超结条包括周期性交替排列的第一掺杂类型条51和第二掺杂类型条31、及位于第一掺杂类型条51和第二掺杂类型条31上表面周期性排列的第三掺杂类型条511与第二掺杂类型外延层311，位于第三掺杂类型条511与第二掺杂类型外延层311上表面的是第一掺杂类型外延层512及第二掺杂类型体区312，第二掺杂类型条31和第二掺杂类型外延层311组成的条状结构贯穿整个漂移区，属于第一隔离结构204的第二掺杂类型体区312上表面均覆盖有场氧化层86，场氧化层86覆盖了整个第一隔离结构204的上表面，介质层62覆盖了场氧化层86；所述第二类VDMOS器件3包括多个结构相同并依次连接的元胞，所述元胞直接做在第一掺杂类型衬底85上，第一掺杂类型衬底85下方是高压漏极金属100，漂移区包括底部的第一掺杂类型Buffer区和超结条，超结条包括周期性交替排列的第一掺杂类型条51和第二掺杂类型条31、及周期性排列的第三掺杂类型条511与第二掺杂类型外延层311，第二掺杂类型体区312位于第三掺杂类型条511与第二掺杂类型外延层311上表面，第二掺杂类型体区312内置第二重掺杂类型接触区32及第一重掺杂类型接触区52，介质层62覆盖了第一类栅氧化层610及部分第一重掺杂类型接触区52，第三类金属层104覆盖了介质层62及裸露的第一重掺杂类型接触区52及第二重掺杂类型接触区32上表面，槽栅的第一类栅氧化层610上表面与介质层62相切并向下延伸至第一掺杂类型条51中，第一类多晶硅控制栅701位于第一类栅氧化层610中的上部，并被第一类栅氧化层610包围，第一类多晶硅分离栅702位于第一类栅氧化层610中的下部，并被第一类栅氧化层610包围；第一类多晶硅控制栅701上表面伸入第一重掺杂类型接触区52、下表面伸入第三掺杂类型条511；耗尽型沟道543分布在第一类栅氧化层610两侧，纵向连通了第一重掺杂类型接触区52以及第三掺杂类型条511；所述第二隔离结构203位于第一类VDMOS器件2最后一个终端元胞2n与第二类VDMOS器件3第一个元胞31之间，直接做在第一掺杂类型衬底85上，第一掺杂类型衬底85下方是高压漏极金属100，漂移区包括底部的第一掺杂类型Buffer区和超结条，超结条包括周期性交替排列的第一掺杂类型条51和第二掺杂类型条31，第一掺杂类型条51和第二掺杂类型条31并列位于第一掺杂类型Buffer区上表面，周期性排列的第三掺杂类型条511与第二掺杂类型外延层311位于第一掺杂类型条51和第二掺杂类型条31上表面，第一掺杂类型外延层512与第二掺杂类型体区312位于第三掺杂类型条511与第二掺杂类型外延层311上表面，第二掺杂类型条31和第二掺杂类型外延层311组成的条状结构贯穿整个漂移区，属于第二隔离结构203的第二掺杂类型体区312和第一掺杂类型外延层512上表面均覆盖有场氧化层86，场氧化层86覆盖了整个第二隔离结构203的上表面，介质层62覆盖了场氧化层86；第二类VDMOS器件3最后一个元胞3n右侧依次为LIGBT器件4、第一类LDMOS器件5、第二类LDMOS器件6、第三类LDMOS器件7、第四类LDMOS器件8、第五类LDMOS器件9、第六类LDMOS器件10、第七类LDMOS器件11、第二类JFET器件12、低压NMOS器件13、低压PMOS器件14、低压PNP15、低压NPN器件16、二极管；第二类VDMOS器件3最后一个元胞3n右侧的上述器件均位于第二掺杂类型外延层311中，第二掺杂类型外延层311位于交替周期排列的第一掺杂类型条51和第二掺杂类型条31上表面，隔离条21及隔离条21上表面的场氧化层86、覆盖于场氧化层86上表面的介质层62三部分构成隔离条结构，所述隔离条结构将位于第二掺杂类型外延层311中的LIGBT器件4、第一类LDMOS器件5、第二类LDMOS器件6、第三类LDMOS器件7、第四类LDMOS器件8、第五类LDMOS器件9、第六类LDMOS器件10、第七类LDMOS器件11、第二类JFET器件12、低压NMOS器件13、低压PMOS器件14、低压PNP15、低压NPN器件16、第一类二极管17、第二类二极管18、第三类二极管19、第四类二极管20相互隔开；所述LIGBT器件4位于第二类VDMOS器件3最后一个元胞3n右侧的两个相邻所述隔离条结构之间，第一掺杂类型埋层500位于第二掺杂类型外延层311部分上表面，第一掺杂类型外延层512位于相邻的两个隔离条21之间的第一掺杂类型埋层500上方，第一掺杂类型外延层512左侧设置有第二掺杂类型阱区320；第二掺杂类型阱区320靠近上表面处设置有相切的第一重掺杂类型接触区52与第二重掺杂类型接触区32；第一掺杂类型外延层512右侧设置有第一掺杂类型第一阱区520；第一掺杂类型第一阱区520正中间靠近上表面处设置有第二重掺杂类型接触区32；第一掺杂类型外延层512部分上表面设置有场氧化层86；第三类栅氧化层612位于所述隔离条结构与第二掺杂类型阱区320之间，且与第二掺杂类型阱区320左边界相切；第三类多晶硅72位于第三类栅氧化层612之内，其被第三类栅氧化层612包围；第三类栅氧化层612上表面、场氧化层86上表面处均覆盖有介质层62，第一类发射极金属105覆盖了部分第一重掺杂类型接触区52与部分第二重掺杂类型接触区32上表面，第一掺杂类型第一阱区520正中间靠近上表面处的第二重掺杂类型接触区32上表面覆盖有第一类集电极金属106；所述第一类LDMOS器件5位于LIGBT器件4右侧，并通过隔离条结构与相邻的LIGBT器件4隔开；所述第一类LDMOS器件5位于第二掺杂类型外延层311中，位于第二掺杂类型外延层311部分上表面处设置有第一掺杂类型第一埋层501，相邻的两个隔离条21之间的第一掺杂类型第一埋层501上方是第一掺杂类型外延层512，第一掺杂类型外延层512上表面处设置有第二掺杂类型第一深阱区301，第二掺杂类型第一深阱区301左侧设置有第一掺杂类型第二阱区521，位于第一掺杂类型第二阱区521正下方与之相切的是第一掺杂类型降场层550，第一掺杂类型第二阱区521靠近上表面处设置有第一重掺杂类型接触区52、及与第一重掺杂类型接触区52相切的第二重掺杂类型接触区32；第二掺杂类型第一深阱区301右侧上表面处设置有第二重掺杂类型接触区32，第二掺杂类型第一深阱区301上表面处设置有部分场氧化层86，第二掺杂类型第一深阱区301上表面的场氧化层86与第一掺杂类型第二阱区521之间有间隔，第四类栅氧化层613连接了位于第一掺杂类型第二阱区521上表面处的第二重掺杂类型接触区32与场氧化层86左边界，所述第四类栅氧化层613相切于第二重掺杂类型接触区32右边界，第四类栅氧化层613上表面处覆盖有第四类多晶硅层73，所述第四类多晶硅层73左端与第四类栅氧化层613相切或者不延伸至第四类栅氧化层613的左边界，第四类多晶硅层73左端覆盖或相切于第二重掺杂类型接触区32右边界，所述第四类多晶硅层73右侧覆盖部分场氧化层86；第四类栅氧化层613裸露的部分，第四类多晶硅层73上表面，场氧化层86裸露的上表面处均覆盖有介质层62，位于第一掺杂类型第二阱区521上表面处的第一重掺杂类型接触区52与部分第二重掺杂类型接触区32上表面处覆盖有第二类源极金属107，第二掺杂类型第一深阱区301右侧靠近上表面处的第二重掺杂类型接触区32上表面覆盖有第二类漏极金属108；所述第二类LDMOS器件6通过隔离条结构与相邻的第一类LDMOS器件5隔开；所述第二类LDMOS器件6在第二掺杂类型外延层311部分上表面处设置有第一掺杂类型第二埋层502，第一掺杂类型外延层512位于第一掺杂类型第二埋层502上方，第二掺杂类型第一埋层401位于第一掺杂类型第二埋层502正上方处，第一掺杂类型外延层512左侧上部设置有第二掺杂类型第一阱区321，第二掺杂类型第二降场层42位于第二掺杂类型第一阱区321正下方并与第二掺杂类型第一阱区321相切，第一掺杂类型外延层512右侧设置有第一掺杂类型第三阱区522并在其中靠近上表面处设置有第一重掺杂类型接触区52，第一掺杂类型外延层512正上方处设置有场氧化层86，第一掺杂类型外延层512正上方的场氧化层86与第二掺杂类型第一阱区321之间有间隔，第五类栅氧化层614连接了位于第二掺杂类型第一阱区321上表面处的第一重掺杂类型源区52与场氧化层86左边界，所述第五类栅氧化层614厚度大于第一类LDMOS器件5的第四类栅氧化层613，所述第五类栅氧化层614左端部分覆盖或相切于第一重掺杂类型接触区52右边界，第五类栅氧化层614上表面处覆盖有第五类多晶硅层74，所述第五类多晶硅层74左侧相切或者未延伸至第五类栅氧化层614的左边界，且覆盖或相切于第一重掺杂类型接触区52右边界，所述第五类多晶硅层74右端覆盖部分场氧化层86，介质层62覆盖第五类栅氧化层614裸露的部分、第五类多晶硅层74上表面、场氧化层86裸露的上表面，第三类源极金属109覆盖第二掺杂类型第一阱区321内的第一重掺杂类型接触区52的部分上表面及与第一重掺杂类型接触区52左侧相切的第二重掺杂类型接触区32的上表面，第三类漏极金属111覆盖右侧的第一重掺杂类型接触区52，第一类场板电极金属110部分覆盖了右侧的第五类多晶硅层74上表面；所述第三类LDMOS器件7通过隔离条结构与相邻的第二类LDMOS器件6隔开，所述第三类LDMOS器件7在第二掺杂类型外延层311部分上表面设置了第一掺杂类型第三埋层503，第一掺杂类型外延层512位于第一掺杂类型第三埋层503上方，第一掺杂类型外延层512正上方处设置有场氧化层86，第一掺杂类型外延层512左侧设置有第二掺杂类型第二阱区322，第二掺杂类型第三降场层43位于第二掺杂类型第二阱区322正下方并与第二掺杂类型第二阱区322相切，第一掺杂类型外延层512右侧设置有第一掺杂类型第四阱区523并在第一掺杂类型第四阱区523内部靠近上表面处设置有第一重掺杂类型接触区52；第一掺杂类型外延层512上方的场氧化层86与第二掺杂类型第二阱区322之间设有间隔，第六类栅氧化层615连接了位于第二掺杂类型第二阱区322上表面处的第一重掺杂类型接触区52与场氧化层86左边界，所述第六类栅氧化层615左端部分覆盖或相切于第一重掺杂类型接触区52右边界，第六类栅氧化层615上表面覆盖有第六类多晶硅层75，所述第六类多晶硅层75左端相切或者未延伸至第六类栅氧化层615的左边界，且覆盖或相切于第一重掺杂类型接触区52右边界，所述第六类多晶硅层75右侧覆盖部分场氧化层86；介质层62覆盖了第六类栅氧化层615裸露的部分、第六类多晶硅层75上表面、场氧化层86裸露的上表面，第四类源极金属112覆盖左侧的部分第一重掺杂类型接触区52与第二重掺杂类型接触区32上表面，第四类漏极金属114覆盖右侧的第一重掺杂类型接触区52，第二类场板电极金属113覆盖了右侧的第六类多晶硅层75的部分上表面；所述第四类LDMOS器件8通过隔离条结构与相邻的第三类LDMOS器件7隔开，所述第四类LDMOS器件8在第二掺杂类型外延层311部分上表面处设置有第一掺杂类型第四埋层504，第一掺杂类型外延层512位于第一掺杂类型第四埋层504上方，第一掺杂类型外延层512正上方处设置有第二掺杂类型top层402，第二掺杂类型top层402上方设置有场氧化层86，第一掺杂类型外延层512左侧设置有第二掺杂类型第三阱区323，第二掺杂类型第四降场层44位于第二掺杂类型第三阱区323正下方并与第二掺杂类型第三阱区323相切，第一掺杂类型外延层512右侧设置有第一掺杂类型第五阱区524并在第一掺杂类型第五阱区524内部靠近上表面处设置有第一重掺杂类型接触区52；第二掺杂类型top层402上方的场氧化层86与第二掺杂类型第三阱区323之间设有间隔，第七类栅氧化层616连接了位于第二掺杂类型第三阱区323上表面处的第一重掺杂类型接触区52与场氧化层86左边界，所述第七类栅氧化层616左端部分覆盖或相切于第一重掺杂类型接触区52右边界，第七类栅氧化层616上表面处覆盖有第七类多晶硅层76，所述第七类多晶硅层76左端相切或者未延伸至第七类栅氧化层616的左边界，且覆盖或相切于第一重掺杂类型接触区52右边界，所述第七类多晶硅层76覆盖部分场氧化层86；介质层62覆盖了第七类栅氧化层616裸露的部分、第七类多晶硅层76上表面、场氧化层86裸露的上表面，第五类源极金属115覆盖了部分第一重掺杂类型接触区52与部分第二重掺杂类型接触区32上表面，第五类漏极金属117覆盖了右侧的第一重掺杂类型接触区52，第三类场板电极金属116覆盖了右侧的部分第七类多晶硅层场板76上表面；所述第五类LDMOS器件9通过隔离条结构与相邻的第四类LDMOS器件8隔开；所述第五类LDMOS器件9在第二掺杂类型外延层311部分上表面处设置有第一掺杂类型第五埋层505，第二掺杂类型埋层403位于第一掺杂类型第五埋层505上方，第二掺杂类型埋层403上方设置有场氧化层86，第一掺杂类型外延层512左侧设置有第二掺杂类型第四阱区324，第二掺杂类型第五降场层45位于第二掺杂类型第四阱区324正下方，并与第二掺杂类型第四阱区324相切，第一掺杂类型外延层512右侧设置有第一掺杂类型第六阱区525并在第一掺杂类型第六阱区525内靠近上表面处设置有第一重掺杂类型接触区52；场氧化层86与第二掺杂类型第四阱区324之间设有间隔，第八类栅氧化层617连接了位于第二掺杂类型第四阱区324上表面处的第一重掺杂类型接触区52与场氧化层86左边界，所述第八类栅氧化层617左端部分覆盖或相切于第一重掺杂类型接触区52右边界，第八类栅氧化层617上表面处覆盖有第八类多晶硅层77，所述第八类多晶硅层77左端相切或者未延伸至第八类栅氧化层617的左边界，且覆盖或相切于第一重掺杂类型接触区52右边界，所述第八类多晶硅层77右侧覆盖部分第八类场氧化层86；介质层62覆盖了第八类栅氧化层617裸露的部分、第八类多晶硅层77上表面、场氧化层86裸露的上表面，第六类源极金属118覆盖了部分第一重掺杂类型接触区52与第二重掺杂类型接触区32，第六类漏极金属120覆盖了第一掺杂类型外延层512右侧的部分第一重掺杂类型接触区52，第四类场板电极金属119覆盖右侧的部分多晶硅77；所述第六类LDMOS器件10通过隔离条结构与相邻的第五类LDMOS器件9隔开；所述第六类LDMOS器件10在第二掺杂类型外延层311部分上表面处设置有第一掺杂类型第六埋层506，第一掺杂类型外延层512位于第一掺杂类型第六埋层506上方，第一掺杂类型外延层512上方设置有场氧化层86，第一掺杂类型外延层512左侧设置有第二掺杂类型第五阱区325，位于第二掺杂类型第五阱区325正下方与之相切的是第二掺杂类型第六降场层46，第一掺杂类型外延层512右侧设置有第一掺杂类型第七阱区526并在其中靠近上表面处设置有第一重掺杂类型接触区52，第一掺杂类型外延层512上方的场氧化层86与第二掺杂类型第五阱区325之间设有间隔，第九类栅氧化层618连接了位于第二掺杂类型第五阱区325上表面处的第一重掺杂类型接触区52与场氧化层86左边界，所述第九类栅氧化层618左端覆盖或相切于第一重掺杂类型接触区52右边界，第九类栅氧化层618上表面处覆盖第九类多晶硅层78，所述第九类多晶硅层78左端相切或者未延伸至第九类栅氧化层618的左边界，且覆盖或相切于第一重掺杂类型接触区52右边界，所述第九类多晶硅层78右端覆盖部分第九类场氧化层86；介质层62覆盖第九类栅氧化层618裸露的部分、第九类多晶硅层78上表面、场氧化层86裸露的上表面处，第七类源极金属121覆盖第一掺杂类型外延层512左侧的部分第一重掺杂类型接触区52与第二重掺杂类型接触区32的上表面，第七类漏极金属122覆盖第一掺杂类型外延层512右侧的部分第一重掺杂类型接触区52；所述第七类LDMOS器件11通过隔离条结构与相邻的第六类LDMOS器件10隔开；所述第七类LDMOS器件11在第二掺杂类型外延层311部分上表面处设置有第一掺杂类型第七埋层507，第一掺杂类型外延层512位于第一掺杂类型第七埋层507上方，第一掺杂类型外延层512左侧设置有第二掺杂类型第六阱区326，第二掺杂类型第七降场层47位于第二掺杂类型第六阱区326正下方与第二掺杂类型第六阱区326相切，第一掺杂类型外延层512右侧设置有第一重掺杂类型接触区52，第十类栅氧化层619覆盖第一重掺杂类型接触区52右边界，第十类栅氧化层619上表面处覆盖有第十类多晶硅层79，所述第十类多晶硅层79左端相切或者未延伸至第十类栅氧化层619的左边界，且覆盖或相切于第一重掺杂类型接触区52右边界；介质层62覆盖了第十类栅氧化层619裸露的部分、第十类多晶硅层79上表面、场氧化层86裸露的上表面，第八类源极金属123覆盖了第一掺杂类型外延层512左侧的部分第一重掺杂类型接触区52与第二重掺杂类型接触区32的上表面，第八类漏极金属124覆盖了第一掺杂类型外延层512右侧的部分第一重掺杂类型接触区52；所述第二类JFET器件12通过隔离条结构与相邻的第七类LDMOS器件11隔开；所述第二类JFET器件12在第二掺杂类型外延层311部分上表面处设置有第一掺杂类型外延层512，第一掺杂类型外延层512靠近上表面正中间处设置有第二重掺杂类型接触区32，第二重掺杂类型接触区32左右两侧对称设置第一重掺杂类型接触区52，第一重掺杂类型接触区52与第二重掺杂类型接触区32之间水平方向上通过场氧化层86隔离，场氧化层86上方覆盖有介质层62，第四类金属层125覆盖了第二重掺杂类型接触区32左侧的第一重掺杂类型接触区52，第五类金属层126覆盖了第二重掺杂类型接触区32，第六类金属层127覆盖了第二重掺杂类型接触区32右侧的第一重掺杂类型接触区52；所述低压NMOS器件13通过隔离条结构与相邻的第二类JFET器件12隔开；所述低压NMOS器件13在第二掺杂类型外延层311部分上表面处设置有第一掺杂类型第八埋层508，第一掺杂类型外延层512位于第一掺杂类型第八埋层508上方，第一掺杂类型外延层512上方是第二掺杂类型第二深阱区302，第二掺杂类型第二深阱区302左侧设置有第一重掺杂类型接触区52与第二重掺杂类型接触区32，第二掺杂类型第二深阱区302右侧设置有第一重掺杂类型接触区52，两个相邻的第一重掺杂类型接触区52上表面通过第十一类栅氧化层620连接，第十一类栅氧化层620两端相切或覆盖一部分第一重掺杂类型接触区52，第十一类多晶硅层80覆盖了第十一类栅氧化层620上表面，介质层62覆盖了第十一类多晶硅层80，第一类体区金属层128覆盖了第二重掺杂类型接触区32，第九类源极金属层129覆盖了第二掺杂类型第二深阱区302左侧的第一重掺杂类型接触区52，第九类漏极金属层130覆盖了第二掺杂类型第二深阱区302右侧的第一重掺杂类型接触区52；所述低压PMOS器件14通过隔离条结构与相邻的低压NMOS器件13隔开；所述低压PMOS器件14在第二掺杂类型外延层311部分上表面处设置有第一掺杂类型第九埋层509，第一掺杂类型外延层512位于第一掺杂类型第九埋层509上方，第一掺杂类型深阱区5102位于第一掺杂类型外延层512上方，第一掺杂类型深阱区5102左侧设置有第一重掺杂类型接触区52与第二重掺杂类型接触区32，第一掺杂类型深阱区5102右侧设置有第二重掺杂类型接触区32，两个相邻的第二重掺杂类型接触区32上表面通过第十二类栅氧化层621连接，第十二类栅氧化层621两端相切或覆盖部分第二重掺杂类型接触区32，第十二类多晶硅层81覆盖了第十二类栅氧化层621上表面，介质层62覆盖了第十二类多晶硅层81上表面，第二类体区金属层131覆盖了第一重掺杂类型接触区52，第十类源极金属132覆盖了第一掺杂类型深阱区5102左侧的第二重掺杂类型接触区32，第十类漏极金属133覆盖了第一掺杂类型深阱区5102右侧的第二重掺杂类型接触区32；所述低压PNP器件15通过隔离条结构与相邻的低压PMOS器件14隔开；所述低压PNP器件15在第二掺杂类型外延层311部分上表面处设置有第一掺杂类型第十埋层510，第一掺杂类型外延层512位于第一掺杂类型第十埋层510上方，第一掺杂类型外延层512上方设置有两个第一重掺杂类型接触区52与两个第二重掺杂类型接触区32，第一重掺杂类型接触区52与第二重掺杂类型接触区32交替分布且间距相等，第一掺杂类型外延层512最左侧为第一重掺杂类型接触区52，相邻的第一重掺杂类型接触区52和第二重掺杂类型接触区32两者表面通过场氧化层86隔离，两个第二重掺杂类型接触区32被第二掺杂类型第三深阱区303包围，第七类金属层134覆盖了最左侧的第一重掺杂类型接触区52上表面，第八类金属层135覆盖了中间的第二重掺杂类型接触区32，第九类金属层136覆盖了中间的第一重掺杂类型接触区52，第十类金属层137覆盖了最右侧的第二重掺杂类型接触区32；所述低压NPN器件16通过隔离条结构与相邻的低压PNP器件15隔开；所述低压NPN器件16在第二掺杂类型外延层311部分上表面处设置有第一掺杂类型第十一埋层5101，第一掺杂类型外延层512位于第一掺杂类型第十一埋层5101上方，第一掺杂类型外延层512左上方设置有第二掺杂类型第四深阱区304，第二掺杂类型第四深阱区304上表面处设置有通过场氧化层86隔离的第一重掺杂类型接触区52与第二重掺杂类型接触区32，场氧化层86上表面覆盖有介质层62，第二掺杂类型第四深阱区304外部右侧的第一掺杂类型外延层512上表面处设置有第一重掺杂类型接触区52，第二掺杂类型第四深阱区304外部的第一重掺杂类型接触区52与第二掺杂类型第四深阱区304之间通过场氧化层86隔离，介质层62覆盖了场氧化层86，第十二类金属层139覆盖了第四深阱区304内部的第一重掺杂类型接触区52，第十一类金属层138覆盖了第四深阱区304内部的第二重掺杂类型接触区32，第十三类金属层140覆盖了第四深阱区304外的第一重掺杂类型接触区52；所述第一类二极管器件17通过隔离条结构与相邻的低压NPN器件16隔开；所述第一类二极管器件17在第二掺杂类型外延层311部分上表面处设置有第二掺杂类型第三埋层313，第一掺杂类型外延层512位于第二掺杂类型第三埋层313上方，第一掺杂类型外延层512两侧分别设置有第二掺杂类型第五深阱区305，第二掺杂类型第五深阱区305下表面深入第二掺杂类型第三埋层313，第二掺杂类型第五深阱区305上表面处设置有第二重掺杂类型接触区32，两个第二重掺杂类型接触区32及设置于第二重掺杂类型接触区32正中间处的第一重掺杂类型接触区52位于第一掺杂类型外延层512上表面，第一重掺杂类型接触区52和与其相邻的两个第二重掺杂类型接触区32表面通过场氧化层86隔离，场氧化层86上表面覆盖有介质层62，第十四类金属层141覆盖了左侧的第二重掺杂类型接触区32，第十五类金属142覆盖了第一重掺杂类型接触区52，第十六类金属层143覆盖了右侧的第二重掺杂类型接触区32；所述第二类二极管器件18通过隔离条结构与相邻的第一类二极管器件17隔开；所述第二类二极管器件18在第二掺杂类型外延层311部分上表面处设置有第二掺杂类型第四埋层314，第一掺杂类型外延层512位于第二掺杂类型第四埋层314上方，第一掺杂类型外延层512上表面处设置有两个第一重掺杂类型接触区52，场氧化层86上表面覆盖有介质层62，第十七类金属层144覆盖了左侧的第一重掺杂类型接触区52，第十八类金属145覆盖了第一掺杂类型外延层512的部分上表面，第十九类金属层146覆盖了右侧的第一重掺杂类型接触区52；所述第三类二极管器件19通过隔离条结构与相邻的第二类二极管器件18隔开；所述第三类二极管器件19在第二掺杂类型外延层311部分上表面处设置有第二掺杂类型第五埋层315，第一掺杂类型外延层512位于第二掺杂类型第五埋层315上方，第一掺杂类型外延层512上表面处设置有两个第一重掺杂类型接触区52，及两个第二重掺杂类型接触区32，两个第二重掺杂类型接触区32之间设置有间隔、且位于相邻场氧化层86之间，场氧化层86上表面覆盖有介质层62，第二十类金属层147覆盖了左侧的第一重掺杂类型接触区52，第二十一类金属148覆盖了第一掺杂类型外延层512的部分上表面，以及两个第二重掺杂类型接触区32的上表面，第二十二类金属层149覆盖了右侧的第一重掺杂类型接触区52；所述第四类二极管器件20通过隔离条结构与相邻的第三类二极管器件19隔开；所述第四类二极管器件20在第二掺杂类型外延层311部分上表面处设置有第二掺杂类型第六埋层316，第一掺杂类型外延层512位于第二掺杂类型第六埋层316上方，第一掺杂类型外延层512上表面处设置有两个第一重掺杂类型接触区52、两个第十三类氧化层622、以及两个第六类多晶硅709，两个第十三类氧化层622位于两个第一重掺杂类型接触区52之间，两个第十三类氧化层622之间设置有间隔，第一重掺杂类型接触区52和第十三类氧化层622之间为场氧化层86，场氧化层86上表面覆盖有介质层62，第六类多晶硅709位于第十三类氧化层622内部上表面，两个第六类多晶硅709上表面与第二十四类金属层151接触、其余表面都被第十三类氧化层622包围，第二十三类金属层150覆盖了左侧第一重掺杂类型接触区52，第二十四类金属层151覆盖了第一掺杂类型外延层512的部分上表面、两个第十三类氧化层622的上表面、以及两个第六类多晶硅709上表面，第二十五类金属层152覆盖了右侧的第一重掺杂类型接触区52。

全文数据：

权利要求：

百度查询： 电子科技大学 一种BCD半导体器件

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD