申请/专利权人：意法半导体(鲁塞)公司

申请日：2023-09-08

公开（公告）日：2024-03-08

公开（公告）号：CN117672316A

主分类号：G11C16/14

分类号：G11C16/14;G11C16/04;G11C16/08;G11C16/10

优先权：["20220908 FR 2209003","20230907 US 18/243,193"]

专利状态码：在审-实质审查的生效

法律状态：2024.03.26#实质审查的生效;2024.03.08#公开

摘要：本公开的实施例涉及具有“分压”类型架构的EEPROM存储器类型的设备。非易失性存储器设备具有“分压”架构，并且包括由存储器单元组在每个行上形成的存储器字列。针对存储器字的存储器单元的所有状态晶体管由控制元件进行栅控。同一行的所有控制元件由第一控制信号来控制，第一控制信号由第一行控制电路响应于针对被选择的行输出的置位‑复位SR锁存输出信号而生成。为了在存储器字中写入数据片段，第一行控制电路向第一控制信号赋予与第一控制信号的第一逻辑状态相对应的擦除电压，然后赋予与第一控制信号的第二逻辑状态相对应的编程电压，但在对存储器字进行擦除和编程之间并不修改针对被选择的行的锁存器输出信号的状态。

主权项：1.一种具有“分压”类型架构的非易失性存储器设备，包括：矩阵存储器平面，包括分别由存储器单元组在所述存储器平面的每个行上形成的存储器字列；其中每个存储器单元包括具有控制栅极和浮置栅极的状态晶体管以及选择晶体管；其中用于存储器字的所述存储器单元的所述状态晶体管通过控制元件在所述控制栅极上被控制，其中同一行的所有控制元件通过由第一行控制元件生成的第一控制信号被控制；置位-复位SR类型的第一锁存器设备，与所述行相关联，并且具有生成锁存信号的输出端子，所述锁存信号被输入到所述第一行控制元件；行解码器，被配置为在所述存储器字中写入数据片段时：选择用于存储所述存储器字的行，并且选择与被选择的所述行相关联的所述第一行控制元件；以及对所述第一控制信号施加与所述第一控制信号的第一逻辑状态相对应的擦除电压；以及然后对所述第一控制信号施加与所述第一控制信号的第二逻辑状态相对应的编程电压，但在所述存储器字的擦除和编程之间并不修改与被选择的行相关联的所述第一锁存器设备的所述输出端子处生成的所述锁存信号的逻辑状态。

全文数据：

权利要求：

百度查询： 意法半导体(鲁塞)公司 具有“分压”类型架构的EEPROM存储器类型的设备

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD