申请/专利权人：天津大学

申请日：2020-05-14

公开（公告）日：2024-03-22

公开（公告）号：CN111723539B

主分类号：G06F30/32

分类号：G06F30/32

优先权：

专利状态码：有效-授权

法律状态：2024.03.22#授权;2020.10.27#实质审查的生效;2020.09.29#公开

摘要：本发明公开一种双测时模式TDC芯片设计方法，低功耗模式下，采用抽头延迟线测时电路完成测量，该电路的主体为延迟链，测时结构简单。高精度测量模式下，采用并行斐不拉基延迟线测时电路，该电路由四条延迟链并行构建，各延迟链包含四种不同延时单元，采用斐不拉基构建方案，延时单元由反相器级联而成，通过调整各单元中晶体管的宽长比来调整延时时间。温度对TDC芯片的影响不可忽视，基于前者电路，构造17行s列的矩阵M和Mθ，基于参数AT完成电路性能评估。基于后者电路，依次构造F1，F2，F3，F4，FT1，FT2，FT3，FT4，基于参数BT评估电路性能并完成良品筛选。

主权项：1.双测时模式TDC芯片设计方法，其特征在于，基于两种工作模式完成电路设计，低功耗模式下，设计抽头延迟线测时电路；高精度模式下，设计并行斐不拉基延迟线测时电路：抽头延迟线测时电路，针对某一时间间隔ΔT进行测量，主体电路为第一延迟链，第一延迟链由若干个第一延时单元级联而成，各第一延时单元输出端接入D触发器；信号start输入第一延迟链并稳定传送，当stop信号到来时完成采样并记录信号start通过第一延时单元的数目；并行斐不拉基延迟线测时电路，包含四条第二延迟链，每条第二延迟链包含四种第二延时单元，延时时间分别为τ1、τ2、τ3、τ4，每条第二延迟链的第二延时单元采用斐不拉基构建方案；第一条第二延迟链中，从左到右依次为1个τ1，2个τ2，3个τ3，5个τ4，8个τ1，13个τ2，21个τ3，34个τ4，55个τ1……，第二条第二延迟链中，从左到右依次为1个τ2，2个τ3，3个τ4，5个τ1，8个τ2，13个τ3，21个τ4，34个τ1，55个τ2……，第三条第二延迟链中，从左到右依次为1个τ3，2个τ4，3个τ1，5个τ2，8个τ3，13个τ4，21个τ1，34个τ2，55个τ3……，第四条第二延迟链中，从左到右依次为1个τ4，2个τ1，3个τ2，5个τ3，8个τ4，13个τ1，21个τ2，34个τ3，55个τ4……；信号start输入第二延迟链并稳定传送，当stop信号到来时完成采样，记录信号start在每条第二延迟链中通过的第二延时单元数目；基于抽头延迟线测时电路，构造17行、s列的矩阵M和Mθ，基于参数AT完成电路性能评估，s为第一延迟链中第一延时单元的总数；基于并行斐不拉基延迟线测时电路，依次构造17行、t列矩阵F1，F2，F3，F4，FT1，FT2，FT3，FT4，基于参数BT评估电路性能并完成良品筛选，t为每条第二延迟链的第二延时单元总数；其中，抽头延迟线测时电路中，温度分析范围为5℃～85℃，以5℃为间隔，依次测试17组数据；根据理想情况下，第一延迟链所有第一单元表现为固定值θ的延时时间，构造17行、s列的矩阵M，矩阵M中所有元素为θ；根据实际情况下抽头延迟线测时电路中，各第一延时单元随温度变化的延时时间的值，构造17行、s列矩阵Mθ；采用矩阵F范数完成电路性能评估； 并行斐不拉基延迟线测时电路中，温度分析范围为5℃～85℃，以5℃为间隔，依次测试17组数据；根据理想情况下，四条第二延迟链中的各第二延时单元的固定的延时时间，依次构造四个17行、t列矩阵F1，F2，F3，F4；根据实际情况中各第二延时单元的随温度变化的延时时间，依次构造四个17行、t列矩阵FT1，FT2，FT3，FT4；采用矩阵F范数完成电路性能评估； 基于参数AT和参数BT来评估电路性能，两项参数皆合格时，TDC芯片属于良品芯片。

全文数据：

权利要求：

百度查询： 天津大学 一种双测时模式TDC芯片设计方法

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