申请/专利权人：意法半导体国际公司

申请日：2023-09-28

公开（公告）日：2024-04-02

公开（公告）号：CN117807926A

主分类号：G06F30/3308

分类号：G06F30/3308;G06F30/3312;G01R31/317

优先权：["20220930 US 63/411,683","20230731 US 18/228,118"]

专利状态码：在审-实质审查的生效

法律状态：2024.04.19#实质审查的生效;2024.04.02#公开

摘要：本公开涉及用于多端口和多时钟存储器的全速转换故障测试。一种存储器电路，包括地址端口、数据输入端口和数据输出端口。上游阴影逻辑电路被耦合成向存储器电路的地址端口提供地址数据并且向存储器电路的数据输入端口提供输入数据。下游阴影逻辑电路被耦合成从存储器电路的数据输出端口接收输出数据。该存储器电路包括地址端口和数据输出端口之间的旁路路径。这条旁路路径在测试操作期间被激活，以将由上游阴影逻辑电路施加的地址数据的位形成测试数据从地址端口传递到数据输出端口。

主权项：1.一种集成电路系统，包括：存储器电路，具有：存储器阵列，耦合到地址端口的控制电路，以及耦合到数据输入端口和数据输出端口的输入输出电路；其中控制电路包括地址寄存器，该地址寄存器被配置为响应于读时钟而锁存读地址；其中每个输入输出电路包括：第一数据路径以及第二数据路径，第一数据路径由写时钟控制并将数据输入端口的数据输入端耦合到存储器阵列的写位线，第二数据路径由读时钟控制并将存储器阵列的读位线耦合到数据输出端口的数据输出端；其中每个输入输出电路中的第二数据路径包括多路复用器电路，该多路复用器电路具有耦合到读位线的第一输入端、耦合到旁路路径的第二输入端和耦合到数据输出端的输出端；其中响应于读时钟将测试位施加到每个输入输出电路中的多路复用器的第二输入端；以及其中多路复用器被控制以在测试操作期间选择第二输入端。

全文数据：

权利要求：

百度查询： 意法半导体国际公司 用于多端口和多时钟存储器的全速转换故障测试

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