申请/专利权人：长江存储科技有限责任公司

申请日：2018-09-19

公开（公告）日：2024-04-23

公开（公告）号：CN108962896B

主分类号：H10B43/35

分类号：H10B43/35;H10B43/27

优先权：

专利状态码：有效-授权

法律状态：2024.04.23#授权;2019.01.01#实质审查的生效;2018.12.07#公开

摘要：本发明涉及一种存储器，所述存储器包括：衬底，所述衬底表面形成有存储堆叠结构；贯穿所述存储堆叠结构的沟道孔；位于所述沟道孔底部的外延半导体层，所述外延半导体层的底面与所述衬底连接，且所述外延半导体层的底面与衬底表面之间的距离小于一预设值。上述存储器的性能得到提高。

主权项：1.一种存储器，其特征在于，包括：衬底，所述衬底的第一表面形成有存储堆叠结构；贯穿所述存储堆叠结构的沟道孔，所述沟道孔的底面与所述衬底的第一表面之间的距离为0，所述沟道孔底部的衬底表面的杂质和缺陷通过刻蚀后处理去除，所述刻蚀后处理是采用各向异性刻蚀工艺并沿垂直于所述衬底的第一表面的刻蚀方向刻蚀所述沟道孔的底部；位于所述沟道孔底部的外延半导体层，所述外延半导体层的底面与所述衬底连接，且所述外延半导体层的底面与衬底的第一表面之间的距离为0。

全文数据：存储器技术领域[0001]本发明涉及半导体技术领域，尤其涉及一种存储器。背景技术[0002]近年来，闪存FlashMemory存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度BitDensity，同时减少位成本BitCost，三维的闪存存储器3DNAND技术得到了迅速发展。[0003]在形成3DNAND存储器的过程中，需要在衬底表面形成牺牲层与绝缘层堆叠而成的堆叠结构，然后刻蚀所述堆叠结构形成沟道孔，在所述沟道孔内形成沟道孔结构，作为存储串。在形成沟道孔结构的过程中，通常会对衬底进行过刻蚀，在衬底内形成开口，所述开口的内壁表面在形成沟道孔的过程中，表面容易造成损伤，以及被氧化，而产生氧化层。现有技术通常在形成沟道孔之后，对沟道孔底部进行刻蚀后处理PET，通过低能量短时间的离子刻蚀工艺，以去除沟道孔底部衬底表面的氧化层以及修复衬底表面的损伤。[0004]为了避免对沟道孔侧壁的堆叠结构造成损伤，所述刻蚀后处理通常采用各向异性刻蚀工艺，沿垂直沟道孔底部方向进行刻蚀。因此，沟道孔底部的开口底底部表面的损伤及氧化层容易被去除，而位于开口侧壁表面的损伤及氧化层无法被完全清理干净。后续在沟道孔底部形成外延半导体层的过程中，由于开口侧壁表面具有损伤或氧化层，导致形成的外延半导体层的侧壁会产生孔洞等缺陷，影响形成的外延半导体层的质量。并且，由于所述外延半导体层的侧壁与沟道孔侧部处的牺牲层连接，在后续利用金属栅极替代牺牲层的过程中，金属栅极材料容易进入所述外延半导体层侧壁的孔洞内，造成存储器的底部选择晶体管的栅极漏电问题，从而影响存储器的性能。发明内容[0005]本发明所要解决的技术问题是，提供一种存储器，性能得到提高。[0006]本发明的技术方案提供一种存储器，包括:衬底，所述衬底表面形成有存储堆叠结构;贯穿所述存储堆叠结构的沟道孔;位于所述沟道孔底部的外延半导体层，所述外延半导体层的底面与所述衬底连接，且所述外延半导体层的底面与衬底表面之间的距离小于一预设值。[0007]可选的，所述外延半导体层的底部位于所述衬底表面。[0008]可选的，所述外延半导体层的底面位于所述衬底内，低于所述衬底表面。[0009]可选的，所述外延半导体层的底面与衬底表面之间的距离为100nm以下。[0010]可选的，所述存储堆叠结构包括交替堆叠的控制栅结构层和绝缘层，所述外延半导体层的顶部高于自衬底表面向上的第一层控制栅结构层。[0011]可选的，所述外延半导体层的顶部低于自衬底表面向上的第二层控制栅结构层。[0012]可选的，还包括:位于所述沟道孔的侧壁表面的功能侧墙;覆盖所述功能侧墙且填充所述沟道孔的沟道介质层。[0013]可选的，所述功能侧墙包括:覆盖所述沟道孔侧壁的电荷阻挡层、覆盖所述电荷阻挡层的电荷捕获层、覆盖所述电荷阻挡层的隧穿层以及覆盖所述隧穿层及连接所述外延半导体层的沟道层。[0014]可选的，还包括:贯穿所述存储堆叠结构的阵列共源极。[0015]可选的，所述存储器为3DNAND存储器。[0016]本发明的存储器沟道孔结构底部的外延半导体层底部与衬底表面之间距离较小，外延半导体层的质量较高，侧壁不易出现孔洞等缺陷，从而能够提高所述控制栅结构层与所述外延层半导体构成的底部选择晶体管性能，不易发生漏电等问题，进而提高存储器的性能。附图说明[0017]图1至图8为本发明一具体实施方式的存储器的形成过程的结构示意图。具体实施方式[0018]下面结合附图对本发明提供的存储器及其形成方法的具体实施方式做详细说明。[0019]请参考图1至图8,为本发明一具体实施方式的存储器的形成过程的结构示意图。该具体实施方式中，形成的存储器为3DNAND存储器。[0020]请参考图1，提供衬底100,所述衬底1〇〇具有第一表面11，所述衬底100的第一表面11上形成有堆叠结构110。[0021]所述衬底100可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI或GOI等;根据器件的实际需求，可以选择合适的半导体材料作为所述衬底1〇〇,在此不作限定。该具体实施方式中，所述衬底1〇〇为单晶硅晶圆。[0022]所述堆叠结构110包括沿垂直衬底1〇〇表面方向相互堆叠的绝缘层U1和牺牲层112。在一个具体实施方式中，所述绝缘层1U的材料为氧化硅，所述牺牲层112的材料为氮化硅;在其他具体实施方式中，所述绝缘层111和牺牲层112的还可以采用其他合适的材料。在另一具体实施方式中，所述堆叠结构110包括交替堆叠的导电层和绝缘层，例如所述导电层可以是控制栅极。[0023]请参考图2,刻蚀所述堆叠结构110,形成贯穿所述堆叠结构11〇的沟道孔130。[0024]可以采用反应离子刻蚀工艺刻蚀所述堆叠结构11〇,至半导体衬底100表面。该具体实施方式中，在刻蚀所述堆叠结构的过程中，采用的刻蚀工艺对所述堆叠结构与衬底之间的刻蚀选择比大于100,使得刻蚀堆叠结构110至半导体衬底100表面后能够及时停止刻蚀，避免对衬底100造成过多刻蚀。[0025]所述沟道孔13〇的底面与衬底100的第一表面11之间的距离小于一预设值，较佳的，所述预设值为100nm。[0026]该具体实施方式中，所述沟道孔130的底面位于所述衬底1〇〇内，略低于所述衬底1〇〇的第一表面11，具体的，所述沟道孔130的底面与衬底100的第一表面丨丨之间的距离为50nm〜100nm。[0027]在另一具体实施方式中，所述沟道孔130底面暴露出衬底100的第一表面11。刻蚀形成所述沟道孔130的过程中，未对衬底100造成刻蚀，所以，沟道孔130底部仅暴露出衬底100的第一表面11。所述沟道孔130的底面与衬底100的第一表面11之间的距离为〇。[0028]在刻蚀过程中，可以通过调整刻蚀工艺的参数以避免对衬底100造成刻蚀。首先选择对堆叠结构100中的材料层，特别是对绝缘层111具有较高刻蚀选择性的气体对所述堆叠结构100进行刻蚀，使得刻蚀最底层的绝缘层111的时候，能够减少对衬底100的刻蚀。另外，还可以在刻蚀到衬底100表面的最后一层或若干层绝缘层111和牺牲层112时，降低刻蚀速率，以便在刻蚀至衬底100的第一表面11时，能够迅速停止刻蚀。[0029]在一个具体实施方式中，采用C4F8作为刻蚀气体，并结合气体的流量、气压温度等参数调整，使得刻蚀过程中，对绝缘层111和牺牲层112相对于衬底100具有较高的刻蚀选择比。本领域技术人员，可以根据采用的刻蚀基台的性能以及沟道孔的特征尺寸等情况，调整刻蚀气体以及各向刻蚀参数，以实现对堆叠结构110的较高刻蚀选择性。[0030]请参考图3,对所述沟道孔130底部进行刻蚀后处理，以去除沟道孔底部的衬底表面的杂质和缺陷。[0031]刻蚀所述沟道孔130的过程中，由于等离子体的轰击作用，会在沟道孔130底部暴露的衬底100表面造成刻蚀损伤，以及形成自然氧化层，不利于后续在所述沟道孔130底部外延生长半导体层。[0032]图3中以所述缺陷层300标识沟道孔130底部表面需要去除的缺陷及氧化层等杂质。该具体实施方式中，通过对所述沟道孔130的底部表面进行刻蚀后处理，来去除所述缺陷层300。[0033]所述刻蚀后处理可以采用各向异性刻蚀工艺，具体的采用等离子体刻蚀工艺，刻蚀方向垂直于所述衬底100的第一表面11，朝向所述沟道孔130的底部。以去除所述缺陷层300。由于所述沟道孔130的底面与衬底100的第一表面11之间的距离较小，使得缺陷层300主要位于与衬底100的第一表面11平行的底面上，侧面较少。因此，采用各向异性刻蚀工艺去除所述缺陷层300的过程中，在去除底面上的缺陷层300的同时，由于等离子体的反射等作用，部分等离子体也能够对侧壁的缺陷层300进行轰击，从而同时将侧壁少量的缺陷层300去除干净。[0034]在其他具体实施方式中，也可以对所述刻蚀后处理的刻蚀方向进行调整，通过轻微的侧向刻蚀，进一步确保将侧壁及底部的缺陷层3〇〇完全去除。所述侧向刻蚀的倾斜角度较低，可以为1°〜1〇°，刻蚀工艺的参数易于调整和控制。[0035]所述刻蚀后处理工艺主要采用等离子体对沟道孔130的底部表面进行轰击，以去除缺陷及自然氧化层等杂质。为了避免对沟道孔130的底部造成二次损伤，所述刻蚀后处理工艺采用低功率的干法刻蚀，降低刻蚀等离子体的能量以及刻蚀时间，在去除缺陷层300的同时，能够避免衬底100表面受到二次损伤。[0036]在另一具体实施方式中，为了进一步去除沟道孔13〇底部的缺陷层300,可以在进行刻蚀后处理之前，对沟道孔13〇底部的衬底1〇〇表面进行氧化处理，以消除刻蚀损伤，后续再通过所述刻蚀后处理去除氧化处理过程中产生的氧化层。[0037]请参考图4,去除所述缺陷层300之后，在所述沟道孔130底部的衬底表面形成外延半导体层131。[0038]采用选择性外延工艺，在所述沟道孔130底部的衬底100表面形成外延半导体层131。该具体实施方式中，所述外延半导体层131的材料为硅。由于所述沟道孔130底部的衬底100表面经过刻蚀后处理后，表面缺陷及氧化层被去除，形成的外延半导体层131具有较高的质量，缺陷较少，且与所述沟道孔13〇底面以及侧壁之间的界面质量较高，不会产生孔洞等缺陷。[0039]所述外延半导体层131的顶部高于自衬底100的第一表面11向上的第一层牺牲层112,且低于第二层牺牲层112。[0040]请参考图5,在形成所述外延半导体层131之后，在所述沟道孔130的侧壁表面形成功能侧墙132;形成覆盖所述功能侧墙132且填充所述沟道孔130的沟道介质层133。[0041]所述功能侧墙132包括覆盖所述沟道孔侧壁表面的电荷阻挡层、覆盖所述电荷阻挡层的电荷捕获层、覆盖所述电荷捕获层的隧穿层以及覆盖所述隧穿层连接所述外延半导体层131的沟道层。在一个具体实施方式中，所述电荷阻挡层的材料为氧化硅、电荷捕获层的材料为氮化硅、隧穿层的材料为氧化硅以及所述沟道层的材料为多晶硅。[0042]所述外延半导体层131、功能侧墙132以及沟道介质层133构成贯穿所述堆叠结构110的沟道孔结构。[0043]请参考图6,形成所述沟道孔结构之后，还包括形成贯穿所述堆叠结构110的栅线隔槽601;沿所述栅线隔槽601去除所述牺牲层112,形成相邻绝缘层之间的开口602。[0044]采用湿法刻蚀工艺去除所述牺牲层112,形成所述开口602。[0045]请参考图7,在所述开口602请参考图©内形成控制栅结构层702。[0046]在形成所述控制栅结构层702之前，可以先在所述栅线隔槽601底部的衬底100内形成源极掺杂区701。[0047]所述控制栅结构层702包括覆盖开口内壁表面的栅介质层以及位于栅介质层表面填充满所述开口602的栅极层。[0048]所述外延半导体层131侧壁连接至衬底100上的第一层控制栅结构层702。由于所述外延半导体层131的形成质量较高，侧壁没有孔洞等缺陷，在形成所述控制栅结构层702的过程中，所述控制栅结构层702的材料不会进入所述外延半导体层131内，使得所述控制栅结构层702与外延半导体层131之间的界面质量较高，从而避免所述第一层控制栅结构层702与外延半导体层131形成的底部选择晶体管发生漏电问题，从而提高形成的存储器的性能。[0049]请参考图8,在所述栅线隔槽601请参考图7的侧壁表面形成绝缘侧墙801，以及填充所述栅线隔槽601的导电层802,所述导电层802连接所述源极掺杂区701。[0050]所述绝缘侧墙801用于隔离所述导电层802与所述控制栅结构层702,可以采用氧化硅、氮化硅等介质材料。所述导电层802可以采用多晶硅或W、Cu、Ag等金属材料。[0051]上述存储器的形成过程中，形成的沟道孔底面与衬底的第一表面之间的距离小于一预设值，使得在进行刻蚀后处理的过程中，能将沟道孔底面及侧壁的衬底表面缺陷及杂质完全去除，从而提高在沟道孔底部形成的外延半导体层的质量，进而提高形成的存储器的性能。[0052]本发明的具体实施方式还提供一种存储器。[0053]请参考图8,为所述存储器的结构示意图。该具体实施方式中，所述存储器为3DNAND存储器。[0054]所述存储器包括衬底100,所述衬底100表面形成有存储堆叠结构，所述存储堆叠结构包括沿垂直于所述衬底100表面方向依次堆叠的绝缘层111和控制栅结构层702;贯穿所述存储堆叠结构的沟道孔;位于所述沟道孔底部的外延半导体层131，所述外延半导体层131的底面与所述衬底100连接，且所述外延半导体层131的底面与衬底100表面之间的距离小于一预设值，较佳的，所述预设值为l〇〇nm。[0055]该具体实施方式中，所述外延半导体层131的底面位于所述衬底100内，低于所述衬底100的第一表面11。所述外延半导体层131的底面与衬底100的第一表面11之间的距离为50nm〜100nm。[0056]在另一具体实施方式中，所述外延半导体层131位于所述衬底100的第一表面11上，所述外延半导体层131的底面与衬底1〇〇的第一表面11之间的距离为〇。[0057]该具体实施方式中，所述外延半导体层131的顶部高于自衬底100的第一表面11向上的第一层控制栅结构层702,且所述外延层半导体131的顶部低于自衬底100的第一表面11向上的第二层控制栅结构层702。所述第一层控制栅结构层702与所述外延层半导体131构成存储器的底部选择晶体管。[0058]所述存储器还包括位于所述沟道孔的侧壁表面的功能侧墙132;覆盖所述功能侧墙132且填充所述沟道孔的沟道介质层133。所述功能侧墙132包括覆盖所述沟道孔侧壁表面的电荷阻挡层、覆盖所述电荷阻挡层的电荷捕获层、覆盖所述电荷捕获层的隧穿层以及覆盖所述隧穿层连接所述外延半导体层131的沟道层。在一个具体实施方式中，所述电荷阻挡层的材料为氧化硅、电荷捕获层的材料为氮化硅、隧穿层的材料为氧化硅以及所述沟道层的材料为多晶硅。[0059]所述外延半导体层131、功能侧墙132以及沟道介质层133构成贯穿所述堆叠结构110的沟道孔结构。[0060]由于所述外延半导体层131的底面与衬底100的第一表面11之间的距离较小，因此需要形成的沟道孔的底面与第一表面11之间的距离也较小。在刻蚀形成沟道孔的过程中，沟道孔底面的刻蚀缺陷主要集中于沟道孔的底部表面，侧壁处较少，在形成外延半导体层131之前，易于通过刻蚀后处理过程，将沟道孔底部的衬底上的缺陷完全去除，从而使得所述外延半导体层131的沉积质量较高，外延半导体层131的侧壁不易出现孔洞等缺陷，从而提高所述第一层的控制栅结构层702与所述外延层半导体U1构成的底部选择晶体管的性能，不易发生漏电等问题，从而提高存储器的性能。[0061]该具体实施方式中，所述存储器还包括:贯穿所述存储堆叠结构的阵列共源极。所述阵列共源极形成于贯穿所述存储堆叠结构的栅线隔槽内，包括覆盖所述栅线隔槽的绝缘侧壁801，以及填充与所述栅线隔槽内的导电层802。所述阵列共源极底部的衬底100内形成有源极掺杂区701，所述导电层802连接至所述源极掺杂区701。[0062]所述绝缘侧墙801用于隔离所述导电层8〇2与所述控制栅结构层702,可以采用氧化硅、氮化硅等介质材料。所述导电层802可以采用多晶硅或W、Cu、Ag等金属材料。[0063]上述存储器的沟道孔结构底部的外延半导体层的质量较高，侧壁不易出现孔洞等缺陷，从而能够提高所述控制栅结构层与所述外延层半导体构成的底部选择晶体管性能，不易发生漏电等问题，进而提高存储器的性能。[0064]以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

权利要求：1.一种存储器，其特征在于，包括：衬底，所述衬底表面形成有存储堆叠结构；贯穿所述存储堆叠结构的沟道孔；位于所述沟道孔底部的外延半导体层，所述外延半导体层的底面与所述衬底连接，且所述外延半导体层的底面与衬底表面之间的距离小于一预设值。2.根据权利要求1所述的存储器，其特征在于，所述外延半导体层的底部位于所述衬底表面。3.根据权利要求1所述的存储器，其特征在于，所述外延半导体层的底面位于所述衬底内，低于所述衬底表面。4.根据权利要求1所述的存储器，其特征在于，所述外延半导体层的底面与衬底表面之间的距离为lOOnm以下。5.根据权利要求2所述的存储器，其特征在于，所述存储堆叠结构包括交替堆叠的控制栅结构层和绝缘层，所述外延半导体层的顶部高于自衬底表面向上的第一层控制栅结构层。6.根据权利要求5所述的存储器，其特征在于，所述外延半导体层的顶部低于自衬底表面向上的第二层控制栅结构层。7.根据权利要求1所述的存储器，其特征在于，还包括:位于所述沟道孔的侧壁表面的功能侧墙;覆盖所述功能侧墙且填充所述沟道孔的沟道介质层。8.根据权利要求7所述的存储器，其特征在于，所述功能侧墙包括:覆盖所述沟道孔侧壁的电荷阻挡层、覆盖所述电荷阻挡层的电荷捕获层、覆盖所述电荷阻挡层的隧穿层以及覆盖所述隧穿层及连接所述外延半导体层的沟道层。9.根据权利要求1所述的存储器，其特征在于，还包括：贯穿所述存储堆叠结构的阵列共源极。10.根据权利要求1所述的存储器，其特征在于，所述存储器为3DNAND存储器。

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