申请/专利权人：嘉兴倚韦电子科技有限公司

申请日：2018-09-25

公开（公告）日：2023-04-07

公开（公告）号：CN109460569B

主分类号：G06F30/39

分类号：G06F30/39

优先权：

专利状态码：有效-授权

法律状态：2023.04.07#授权;2019.04.05#实质审查的生效;2019.03.12#公开

摘要：本发明公开了一种集成电路后端半定制设计高效RDL设计方法，包括以下按步骤：步骤S1：基于RDL设计需求进行芯片全局规划。步骤S2：基于步骤S1中的芯片全局规划结果进行最终RDL设计数据的生成。本发明公开的集成电路后端半定制设计高效RDL设计方法，其有益效果在于，通过设置RDL设计步骤、RDL数据整合步骤、RDL数据检查步骤，确保最后流片成功，避免无效工作和减少设计迭代次数，缩短整个芯片设计周期。

主权项：1.一种集成电路后端半定制设计高效RDL设计方法，其特征在于，包括以下步骤：步骤S1：基于RDL设计需求进行芯片全局规划；步骤S1具体包括以下步骤：步骤S1.1：进行IORDL设计并且形成IORDL数据以完成芯片的输入输出管脚的设计；步骤S1.2：进行模块级设计并且形成模块级设计数据以完成芯片的除RDL以外的其它设计；步骤S1.3：进行时钟设计并且形成时钟设计数据以完成芯片的时钟设计；步骤S2：基于步骤S1中的芯片全局规划结果进行最终RDL设计数据的生成；步骤S2具体包括以下步骤：步骤S2.1：将上述IORDL数据、模块级设计数据和时钟设计数据进行整合以形成RDL完整设计数据；步骤S2.2：对于上述RDL完整设计数据进行检查，以判断该数据是否准确，如果判断成立则执行步骤S2.3，否则执行步骤S1.1；步骤S2.3：根据上述RDL完整设计数据生成用于RDL设计的最终数据。

全文数据：集成电路后端半定制设计高效RDL设计方法技术领域本发明属于集成电路设计自动化技术领域，具体涉及一种集成电路后端半定制设计高效RDL设计方法。背景技术随着芯片设计工艺越来越先进,对应的芯片封装技术进行了改进,因此引入封装技术RDL重布线层。由于先进工艺下引入了RDL技术，但常规的设计方法无法很好的结合RDL的特点进行更先进和高效的设计，反之却遇到了技术门槛而提高了设计难度和复杂度。目前，业内尚无一套统一又高效的RDL设计方法，而常规的设计方法存在RDL设计质量不好，迭代时间太长的问题。因此通过一个高效的RDL设计方法来提高先进工艺下的设计质量，从而提高整个项目的工作效率，是目前半定制后端设计现状中需要迫切解决的技术难题。发明内容本发明针对现有技术的状况，克服上述缺陷，提供一种集成电路后端半定制设计高效RDL设计方法。优选地，所述集成电路后端半定制设计高效RDL设计方法包括以下步骤：步骤S1：基于RDL设计需求进行芯片全局规划；步骤S2：基于步骤S1中的芯片全局规划结果进行最终RDL设计数据的生成。根据上述技术方案，步骤S1具体包括以下步骤：步骤S1.1：进行IORDL设计并且形成IORDL数据以完成芯片的输入输出管脚的设计；步骤S1.2：进行模块级设计并且形成模块级设计数据以完成芯片的除RDL以外的其它设计；步骤S1.3：进行时钟设计并且形成时钟设计数据以完成芯片的时钟设计。根据上述技术方案，步骤S2具体包括以下步骤：步骤S2.1：将上述IORDL数据、模块级设计数据和时钟设计数据进行整合以形成RDL完整设计数据；步骤S2.2：对于上述RDL完整设计数据进行检查，以判断该数据是否准确，如果判断成立数据能够通过检查则执行步骤S2.3，否则执行步骤S1.1；步骤S2.3：根据上述RDL完整设计数据生成用于RDL设计的最终数据。根据上述技术方案，步骤S2.3具体包括以下步骤：步骤S2.3.1：根据上述RDL完整设计数据设计最终RDL金属线；步骤S2.3.2：连接上述最终RDL金属线；步骤S2.3.3：根据上述完成连接的最终RDL金属线进行流片填充。本发明公开的集成电路后端半定制设计高效RDL设计方法，其有益效果在于，通过设置RDL设计实现步骤、RDL数据整合步骤、RDL数据检查步骤，确保最后流片成功，避免无效工作和减少设计迭代次数，缩短整个芯片设计周期。附图说明图1是本发明优选实施例的系统框图。图2是本发明优选实施例的RDL设计步骤的示意图。图3是本发明优选实施例的RDL设计数据生成步骤的示意图。图4是本发明优选实施例的RDL最终数据生成步骤的示意图。图5是本发明优选实施例的经最终RDL流片填充的示意图。具体实施方式本发明公开了一种集成电路后端半定制设计高效RDL设计方法，下面结合优选实施例，对本发明的具体实施方式作进一步描述。值得一提的是，本领域技术人员应注意，本发明专利申请涉及的“RDL”RedistributionLayer，其定义为“重布线层”；本发明专利申请涉及的“GDS”，其定义为一种“芯片生产时的数据格式”；本发明专利申请涉及的“LVS”，其定义为“版图与原理图对比”；本发明专利申请涉及的“DRC”，其定义为“设计规则检查”；本发明专利申请涉及的“IP”，其定义为“知识产权”；本发明专利申请涉及的“IO”，其定义为“输入输出管脚”。参见附图的图1至图5，图1示出了所述集成电路后端半定制设计高效RDL设计方法的系统结构，图2至图4分别示出了所述集成电路后端半定制设计高效RDL设计方法的各步骤的相关示意，图5示出了所述集成电路后端半定制设计高效RDL设计方法的经最终RDL流片填充的可视结果。优选地，所述集成电路后端半定制设计高效RDL设计方法包括以下步骤：步骤S1：基于RDL设计需求进行芯片全局规划；步骤S2：基于步骤S1中的芯片全局规划结果进行最终RDL设计数据的生成。其中，步骤S1具体包括以下步骤：步骤S1.1：进行IORDL设计并且形成IORDL数据以完成芯片的输入输出管脚的设计；步骤S1.2：进行模块级设计并且形成模块级设计数据以完成芯片的除RDL以外的其它设计；步骤S1.3：进行时钟设计并且形成时钟设计数据以完成芯片的时钟设计。其中，步骤S2具体包括以下步骤：步骤S2.1：将上述IORDL数据、模块级设计数据和时钟设计数据进行整合以形成RDL完整设计数据；步骤S2.2：对于上述RDL完整设计数据进行检查，以判断该数据是否准确，如果判断成立数据能够通过检查则执行步骤S2.3，否则执行步骤S1.1；步骤S2.3：根据上述RDL完整设计数据生成用于RDL设计的最终数据。其中，步骤S2.3具体包括以下步骤：步骤S2.3.1：根据上述RDL完整设计数据设计最终RDL金属线；步骤S2.3.2：连接上述最终RDL金属线；步骤S2.3.3：根据上述完成连接的最终RDL金属线进行流片填充。根据上述优选实施例，本发明专利申请公开的集成电路后端半定制设计高效RDL设计方法，具体阐述如下。1.整体设计规划步骤。基于先进的RDL设计需求，需要进行基于RDL设计的芯片全局规划，该规划主要分四个部分，即RDL实现、IORDL实现设计部分、模块级设计部分和时钟设计部分，如图2所示。其中，IORDL设计用于完成芯片输入输出管脚的设计。在引入IORDL设计以后，芯片所有的输入输出管脚都由IORDL来完成。其中，模块级设计用于完成RDL以外的所有设计，由于RDL是芯片完整设计的一部分，RDL以外的设计占芯片设计的大部分，因此需要对RDL设计以外的设计进行单独实现。其中，时钟设计用于与RDL相关的时钟设计。随着RDL技术的引入，其芯片的时钟设计部分不得不使用RDL来完成，否则将会浪费大量的制造资源导致设计成本无法接受。其中，RDL实现用于完成所有RDL数据与非RDL数据的整合，得到最终芯片设计的完整设计数据。2.RDL最终生成步骤。基于整体设计规划步骤所得到的数据，进行最终RDL设计数据的生成，如图3所示。RDL最终生成分为3个阶段，首先需要进行RDL原始数据的整合，由于整体设计规划步骤得到的数据都是各个设计环节中相对独立的设计数据，需要对数据进行整合到一起。然后，有必要对于整合后数据的正确性进行检查，需要保证初始数据在整合以后没有出现问题，否则需要返回整体设计规划步骤进行纠错。最后，进行RDL设计的最终数据的生成。3.RDL设计的最终数据的生成步骤。RDL设计的最终数据需要进行以下3个步骤，如图4所示。由于各个设计部分是有相互连接关系的，但在步骤1和步骤2中只进行了个设计部分自身的设计及独立数据之间的拼接，通过最终RDL金属线的实现来将各个设计环节的设计进行绕线，而所有的绕线都通过RDL进行实现。当所有RDL金属线设计完成后，需要通过通孔进行不同层金属之间的连接，最终将所有的金属线连接起来。当所有RDL金属线都绕线并连接完成后，由于芯片生产工艺需要进行与生产相关的处理，这个处理就是对芯片空白区域进行金属填充以达到制造成功的目的，因此最后一步是最终RDL的流片填充，RDL设计最终结果如图5所示。值得一提的是，根据上述优选实施例，本发明专利申请公开的集成电路后端半定制设计高效RDL设计方法，其技术要点在于，基于该设计方法的先进性、完整性和成熟性，后端设计团队能有效避免无效工作和减少设计迭代次数，最终缩短整个芯片设计周期。本方法适合各种不同设计需求的后端设计项目，具有良好的通用性和先进性。对于本领域的技术人员而言，依然可以对前述各实施例所记载的技术方案进行修改，或对其中部分技术特征进行等同替换，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围。

权利要求：1.一种集成电路后端半定制设计高效RDL设计方法，其特征在于，包括以下步骤：步骤S1：基于RDL设计需求进行芯片全局规划；步骤S2：基于步骤S1中的芯片全局规划结果进行最终RDL设计数据的生成。2.根据权利要求1所述的集成电路后端半定制设计高效RDL设计方法，其特征在于，步骤S1具体包括以下步骤：步骤S1.1：进行IORDL设计并且形成IORDL数据以完成芯片的输入输出管脚的设计；步骤S1.2：进行模块级设计并且形成模块级设计数据以完成芯片的除RDL以外的其它设计；步骤S1.3：进行时钟设计并且形成时钟设计数据以完成芯片的时钟设计。3.根据权利要求2所述的集成电路后端半定制设计高效RDL设计方法，其特征在于，步骤S2具体包括以下步骤：步骤S2.1：将上述IORDL数据、模块级设计数据和时钟设计数据进行整合以形成RDL完整设计数据；步骤S2.2：对于上述RDL完整设计数据进行检查，以判断该数据是否准确，如果判断成立则执行步骤S2.3，否则执行步骤S1.1；步骤S2.3：根据上述RDL完整设计数据生成用于RDL设计的最终数据。4.根据权利要求3所述的集成电路后端半定制设计高效RDL设计方法，其特征在于，步骤S2.3具体包括以下步骤：步骤S2.3.1：根据上述RDL完整设计数据设计最终RDL金属线；步骤S2.3.2：连接上述最终RDL金属线；步骤S2.3.3：根据上述完成连接的最终RDL金属线进行流片填充。

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