申请/专利权人：长鑫存储技术有限公司

申请日：2022-06-22

公开（公告）日：2023-12-29

公开（公告）号：CN117316255A

主分类号：G11C29/50

分类号：G11C29/50

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.01.16#实质审查的生效;2023.12.29#公开

摘要：本公开实施例涉及半导体电路设计领域，特别涉及一种存储器器件和ZQ校准方法，包括：连接同一ZQ校准电阻的两个校准电阻接口；共同连接至ZQ校准电阻的第一主芯片、多个级联的第一从芯片、第二主芯片和多个级联的第二从芯片，第一传输端和第二传输端用于传输ZQ标志信号；识别模块，用于识别优先校准芯片、延迟校准芯片，与优先校准芯片级联的从芯片为主从芯片，与延迟校准芯片级联的从芯片为次从芯片；在命令模式下，优先校准芯片基于ZQ校准命令开始校准，延迟校准芯片基于延迟后的ZQ校准命令开始校准，完成校准后通过第二传输端发送ZQ标志信号；主从芯片和次从芯片基于ZQ标志信号开始校准，用于实现理论上无数量限制的多芯片共享ZQ校准电阻。

主权项：1.一种存储器器件，其特征在于，包括：两个校准电阻接口，且两个所述校准电阻接口连接同一ZQ校准电阻；共同连接至所述ZQ校准电阻的第一主芯片、多个级联的第一从芯片、第二主芯片和多个级联的第二从芯片；所述第一主芯片、所述第一从芯片、所述第二主芯片和所述第二从芯片设置有第一传输端和第二传输端，所述第一传输端和所述第二传输端用于传输ZQ标志信号；其中，所述第一主芯片的第二传输端连接第一级所述第一从芯片的第一传输端，每一级所述第一从芯片的第二传输端连接下一级所述第一从芯片的第一传输端，所述第二主芯片的第二传输端连接第一级所述第二从芯片的第一传输端，每一级所述第二从芯片的第二传输端连接下一级所述第二从芯片的第一传输端；所述第一主芯片和所述第二主芯片中设置有第一信号接收器，所述第一从芯片和所述第二从芯片中设置有第二信号接收器；识别模块，用于识别所述第一主芯片和所述第二主芯片中，其中一者作为优先校准芯片，另一者作为延迟校准芯片，与所述优先校准芯片级联的所述第一从芯片或所述第二从芯片为主从芯片，与所述延迟校准芯片级联的所述第一从芯片或所述第二从芯片为次从芯片；在命令模式下，所述第一信号接收器用于通过ZQ信号端接收存储器提供的ZQ校准命令，或通过ZQ信号端接收所述ZQ校准命令后对所述ZQ校准命令进行延迟处理，所述优先校准芯片基于所述ZQ校准命令开始校准，所述延迟校准芯片基于延迟后的所述ZQ校准命令开始校准，所述第一主芯片和所述第二主芯片完成校准后通过所述第二传输端发送所述ZQ标志信号，所述ZQ标志信号表征当前芯片已利用所述校准电阻进行校准；所述第二信号接收器用于通过所述第一传输端接收所述ZQ标志信号，所述主从芯片和所述次从芯片基于所述ZQ标志信号开始校准，当前所述主从芯片和所述次从芯片完成校准后通过所述第二传输端发送所述ZQ标志信号，直至所有所述第一从芯片或所述第二从芯片完成校准。

全文数据：

权利要求：

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