申请/专利权人：西安电子科技大学芜湖研究院;西安电子科技大学

申请日：2023-12-29

公开（公告）日：2024-03-12

公开（公告）号：CN117690965A

主分类号：H01L29/78

分类号：H01L29/78;H01L29/06;H01L29/36;H01L21/336

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.03.29#实质审查的生效;2024.03.12#公开

摘要：本发明涉及一种JFET区具有阻挡层的MOSFET及其制备方法，MOSFET包括：衬底层、漂移层、P型基区、P+体区、N+源区、沟道区、侧翼阻挡层和中间阻挡层，其中，侧翼阻挡层位于中间阻挡层的两侧，由漂移层的上表面延伸至漂移层的内部，且侧翼阻挡层的一侧与沟道区接触；侧翼阻挡层的厚度小于中间阻挡层的厚度，掺杂浓度大于中间阻挡层的掺杂浓度。本发明的器件进入短路状态时，PN结产生的耗尽层主要向中间阻挡层的位置扩展，中间阻挡层可以减缓器件的温度积累，提升器件的短路耐受时间，侧翼阻挡层使得器件能够保持较低的导通电阻，本发明提供的MOSFET同时具有良好的导通特性和短路耐受能力。

主权项：1.一种JFET区具有阻挡层的MOSFET，其特征在于，包括：衬底层2、漂移层3、P型基区4、P+体区5、N+源区6、沟道区7、侧翼阻挡层12和中间阻挡层11，其中，所述漂移层3位于所述衬底层2的上表面；所述P型基区4位于所述漂移层3的两端，由所述漂移层3的上表面延伸至所述漂移层3的内部，且两个所述P型基区4之间的漂移层3形成JFET区；所述中间阻挡层11位于所述JFET区，与所述P型基区4之间存在间隔，由所述漂移层3的上表面延伸至所述漂移层3的内部；所述P+体区5位于所述P型基区4远离所述中间阻挡层11的一端，由所述P型基区4的上表面延伸至所述P型基区4的内部；所述沟道区7位于所述P型基区4靠近所述中间阻挡层11的一端，由所述P型基区4的上表面延伸至所述P型基区4的内部；所述N+源区6位于所述P+体区5和所述沟道区7之间，由所述P型基区4的上表面延伸至所述P型基区4的内部；所述侧翼阻挡层12位于所述中间阻挡层11的两侧，由所述漂移层3的上表面延伸至所述漂移层3的内部，且所述侧翼阻挡层12的一侧与所述沟道区7接触；所述侧翼阻挡层12的厚度小于所述中间阻挡层11的厚度，掺杂浓度大于所述中间阻挡层11的掺杂浓度。

全文数据：

权利要求：

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