申请/专利权人：英特尔公司

申请日：2013-06-25

公开（公告）日：2024-03-22

公开（公告）号：CN109411408B

主分类号：H01L21/768

分类号：H01L21/768;H01L21/822;H01L21/8234;H01L21/84;H01L27/06;H01L27/088;H10B10/00;H01L27/12

优先权：

专利状态码：有效-授权

法律状态：2024.03.22#授权;2019.03.26#实质审查的生效;2019.03.01#公开

摘要：单片3DIC采用与3DIC中的至少一个晶体管层上的至少一个晶体管的至少一个结构紧密集成的一个或多个局部层间互连。在某些实施例中，局部层间互连与至少一个晶体管的栅电极或源漏区相交，并且通过设置在所述3DIC中的第一与第二晶体管层之间的至少一个层间介电阶层延伸。局部层间互连可有利地进行不同层的3DIC中的晶体管之间的直接垂直连接，而无需围绕互连的上面或者下面晶体管层的占用面积即，横向或平面面积横向布线。

主权项：1.一种微电子装置，包括：晶体管，包含：鳍，包括单晶材料；栅电极，与所述鳍的侧壁相邻并且在所述鳍的顶面之上；源和漏，被耦合到所述鳍；源金属化，接触所述源的顶面或侧壁中的至少一个；漏金属化，接触所述漏的顶面或侧壁中的至少一个；以及在所述鳍下面的介电材料，其中所述源金属化和漏金属化中的至少一个通过所述介电材料延伸，并且与所述介电材料下面的金属化接触。

全文数据：具有局部层间互连的单片三维3DIC技术领域本发明的实施例一般涉及集成电路IC，以及更具体来说涉及单片三维3DIC。背景技术单片IC一般包括多个晶体管，例如在平面衬底、例如硅晶圆之上所制作的金属氧化物半导体场效应晶体管MOSFET。虽然摩尔定律数十年来在IC工业中一直成立，但是IC维度的横向缩放对于现在低于20nm的MOSFET栅维度变得更加困难。随着装置尺寸持续减小，将达到继续标准平面缩放变得不切实际的阶段。这个转折点可能归因于经济学或物理学，例如极高的电容或者基于量子的可变性。按照三维的晶体管的堆叠通常称作垂直缩放或3D集成因此是达成更大晶体管密度的有希望途径。虽然3D集成可例如通过堆叠单独制造的芯片在封装层面实现，但是单片3D方式提供最大层间互连密度，从而允许3D电路在最低层并且以最紧密电路密度来构成。一般来说，单片3DIC需要两层或更多层的晶体管，其在衬底之上依次制作和互连。例如，开始于第一半导体衬底，第一层晶体管采用常规技术来制作。施体衬底然后接合到第一衬底，以及分裂施体衬底的一部分，以留下第一层晶体管之上的半导体薄膜。这种方法当然只是得到第二层装置的单晶衬底的许多方式其中之一。第二层晶体管然后在半导体薄膜中制作，以及层间互连在晶体管层之间形成。虽然晶体管层之间的更大对齐对单片3DIC是可能的，但是层间互连的架构在取得单片3DIC的平面占用面积随晶体管层的数量成比例地减小的规模经济中是重要的。附图说明通过附图、作为举例而不是限制来说明本文所述的资料。为了说明的简洁和清晰起见，图中所示的元件不一定按比例绘制。例如，为了清晰起见，一些元件的尺寸可能相对于其他元件经过放大。此外，在认为适当的情况下，在附图之间重复参考标号，以便表示对应或相似的元件。附图包括：图1A是按照一实施例、具有局部层间互连的单片3DIC的等距视图；图1B是按照一实施例、图1A所示的单片3DIC的第二等距视图；图1C是按照一实施例、映射到图1A和图1B所示的层间互连的SRAM单元电路；图2A是按照一实施例、图1A所示单片3DIC中的层间源漏互连的截面图；图2B是按照一实施例的单片3DIC中的层间源漏互连的截面图；图2C是按照一实施例、图1A所示单片3DIC中的层间栅电极互连的截面图；图2D是按照一实施例的单片3DIC中的层间栅电极互连的截面图；图2E是按照一实施例的单片3DIC中的层间栅电极互连的截面图；图3是示出按照实施例、形成具有局部层间互连的单片3DIC的方法的流程图；图4A是示出按照实施例、形成层间源漏互连的方法的流程图；图4B是示出按照实施例、形成层间栅电极互连的方法的流程图；图5A、图5B、图5C和图5D是按照一实施例、当执行图4A所示的特定制作操作时的层间源漏互连区的截面图；图6A、图6B和图6C是按照一实施例、当执行图4B所示的特定制作操作时的层间栅电极互连区的截面图；图7A、图7B、图7C和图7D是按照一实施例、当执行图4B所示的特定制作操作时的层间栅电极互连区的截面图；图8A、图8B、图8C和图8D是按照一实施例、当执行图4B所示的特定制作操作时的层间栅电极互连区的截面图；图9A、图9B、图9C和图9D是按照一实施例、当执行图4B所示的特定制作操作时的层间栅电极互连区的截面图；图10示出按照本发明的实施例、采用具有局部层间互连的单片3DIC的移动计算平台和数据服务器机器；以及图11是按照本发明的一实施例的电子计算装置的原理框图。具体实施方式参照附图来描述一个或多个实施例。虽然详细示出和论述特定配置和布置，但是应当理解，这只是为了便于说明而进行。相关领域的技术人员将会知道，可其他配置和布置是可能的，而没有背离本描述的精神和范围。相关领域的技术人员将会清楚地知道，本文所述的技术和或布置可用于除了本文详细描述之外的多种其他系统和应用中。在以下详细描述中参照附图，附图形成其一部分并且示出示范实施例。此外要理解，可利用其他实施例，并且可进行结构和或逻辑变更，而没有背离要求保护主题的范围。还应当注意，例如上、下、顶部、底部等的方向和说法可以只用来促进附图中的特征的描述，而不是意在限制要求保护主题的应用。因此，以下详细描述不是要理解为进行限制，而是要求保护主题的范围只由所附权利要求及其等效物来限定。在以下描述中提出大量细节，但是本领域的技术人员将会清楚地知道，即使没有这些具体细节也可实施本发明。在一些情况下，众所周知的方法和装置以框图形式示出而不是详细示出，以免影响对本发明的理解。本说明书中通篇提到“一实施例”或“一个实施例”表示结合该实施例所述的具体特征、结构、功能或特性包含在本发明的至少一个实施例中。因此，词语“在一实施例中”或“在一个实施例中”在本说明书的各个位置中的出现不一定表示本发明的同一个实施例。此外，在一个或多个实施例中，具体特征、结构、功能或特性可按照任何适当方式来组合。例如，在与两个实施例关联的具体特征、结构、功能或特性不是互斥的任何情况下，第一实施例可与第二实施例相组合。如本发明的描述和所附权利要求书所使用的单数形式“一”、“一个”和“该”意在也包含复数形式，除非上下文另加明确说明。还将会理解，如本文所使用的术语“和或”表示并且包含关联列示项的一个或多个的任意可能的组合。术语“耦合”和“连接”连同其派生在本文中可用来描述组件之间的功能或结构关系。应当理解，这些术语并不是要作为彼此的同义词。在具体实施例中，“连接”而是可用来指示两个或更多元件相互直接物理、光或电接触。“耦合”可用来指示两个或更多元件相互直接或间接地隔着其他中间元件进行物理、光或电接触，和或两个或更多元件相互配合操作或交互例如，如同因果关系一样。如本文所使用的术语“之上”、“之下”、“之间”和“上”表示一个组件或材料层相对其他组件或层的相对位置，其中这类物理关系是值得注意的。例如，在材料层的上下文中，设置在另一层之上或之下的一层可与另一层直接接触，或者可具有一个或多个中间层。此外，设置在两层之间的一层可与两层直接接触，或者可具有一个或多个中间层。相比之下，第二层“上”的第一层与那个第二层直接接触。在组件组合件的上下文中进行类似区分。如下面将更详细描述，按照实施例的单片3DIC采用一个或多个局部层间互连。“局部”层间互连与3DIC中的至少一个晶体管层上的至少一个晶体管的至少一个结构紧密集成。例如，在某些实施例中，局部层间互连与至少一个晶体管的栅电极或源漏区相交。局部“层间”互连通过设置在单片3DIC中的第一例如，下与第二例如，上晶体管层之间的至少一个层间介电阶层layer延伸。本文所述的局部层间互连实施例可有利地进行不同层的单片3DIC中的晶体管之间的直接垂直连接，而无需围绕互连的上面或者下面晶体管层的占用面积即，横向或平面面积横向布线。本文所述的局部层间互连可减小单片3DIC的占用面积。在某些实施例中，局部层间互连是多功能的，例如服务于一个或多个晶体管本身的功能以及电互连两个或更多晶体管。例如，在一实施例中，局部层间互连用作到一个晶体管层上的晶体管的半导体源漏区即，扩散的接触，并且还用来将那个源漏区互连到另一个晶体管层上的另一个晶体管的端子。这样，衬底面积和制作复杂度可比同等尺寸的单晶体管层IC明显要大。如下面还将更详细描述，在某些实施例中，单片3DIC的形成可包括接纳设置在衬底之上的第一晶体管，将第二晶体管隔着一个或多个层间介电阶层设置在第一晶体管之上。然后形成层间通孔，其与第二晶体管的栅电极或半导体源漏区相交，通过一个或多个层间介电阶层的至少一个延伸，并且暴露电耦合到第一晶体管的导电通孔连接盘。层间通孔然后填充有金属，其接触通孔连接盘和栅电极或者源漏区，以形成局部层间互连。图1A是按照本发明的一实施例、具有局部层间互连的单片3DIC101的等距视图。图1B是单片3DIC101的第二等距视图。相对于图1A，单片3DIC101在图1B中围绕沿图1A所示的垂直z维延伸的A-A'线条以及围绕沿平行于第一水平x维横向延伸的B-B'线条的线条并且围绕平行于沿第二水平y维横向延伸的C-C'线条的线条旋转。单片3DIC101设置在衬底110上，衬底110可以是本领域已知为适合于形成IC的任何衬底，非限制性地例如半导体衬底、绝缘体上半导体SOI衬底或者绝缘体衬底例如蓝宝石等和或其组合。在一个示范实施例中，衬底110包括基本上单晶半导体、非限制性地例如硅。设置在衬底110之上的是晶体管层100，以及设置在晶体管层100之上的是晶体管层200。在实施例中，晶体管层包括至少一个半导体主体，其有利地是基本上单晶的，但是多晶实施例也是可能的。如图1A和图1B所示，晶体管层100包括在衬底110的面积之上横向延伸的半导体主体120A。横向定向的晶体管一般需要占用衬底的第一面积的半导体沟道区，而半导体源漏区占用衬底的第二面积与沟道区占用与源漏区相同的衬底面积的垂直取向形成对照。虽然图1A或图1B中不可见，但是因为3DIC101具有绕A-A'线条的180°旋转对称性，所以与半导体主体120A基本上相同的第二半导体主体也在晶体管层100上横向延伸即，与半导体主体120A共面。第二晶体管层200包括半导体主体221A、222A和223B，其各有利地是基本上单晶的，但是多晶实施例也是可能的。虽然图1A或图1B中并非全部可见，但是因为3DIC101具有绕A-A'线条的180°旋转对称性，所以与半导体主体221A、222A和223B基本上相同的三个附加半导体主体一个是半导体主体223A也在晶体管层200中横向延伸即，与半导体主体221A、222A和223B共面。要注意，在这个示范实施例中，两个晶体管层100、200中的所有半导体主体都是鳍（fin）。虽然“finFET”架构代表可制造晶体管技术中的当前技术，但是备选实施例也是可能的，其中3DIC中的晶体管层的一个或多个的半导体主体的一个或多个是平面的，或者具有本领域已知的任何其他非平面结构，例如纳米带、纳米线等。此外，一个晶体管层可具有第一类型的半导体主体例如鳍，而另一个晶体管层可具有第二类型的半导体主体例如平面。在晶体管层100中是设置在半导体主体120A的掺杂例如n型或p型源漏区的一对源漏金属化130A、131A。在源漏金属化130A、131A对之间是栅电极115A，其具有沿x维延伸的宽度以及沿y维延伸的长度。栅电极115A设置在半导体主体120A的沟道区之上，其中栅电极层未示出设置在栅电极115A与半导体主体120A之间，以形成能够通过沟道区中的场效应来调制源漏金属化130A、131A之间的导电率的栅叠层。另一个栅电极115B类似地在第二第一层晶体管未示出之上延伸，从而调制源漏金属化130B与栅电极115B的相对侧上的对应第二源漏金属化未示出之间的沟道导电率。栅电极115A、115B各由栅电极金属化116A、116B来连接。在第二晶体管层200中，存在类似的半导体主体221A、222A的源漏金属化232A、233A对以及半导体主体223B的源漏极金属化231B、233B对。第二对源漏金属化231A、233A还耦合到半导体主体223A的源漏区，其中第二对源漏金属化232B、233B耦合到与半导体主体221A和222A基本上相同的两个半导体主体的源漏区。四个栅电极215A、215B、215C和215D控制第二层晶体管的沟道区。设置在栅电极215A和215B上的分别是栅电极接触金属化216A和216B，其提供栅电极与第二层互连金属化未示出之间的界面，例如用作SRAM位单元的字线。各种源漏金属化、栅电极、栅电极金属化和栅电介质各可具有任何常规组成。对于具有两个晶体管层100、200的硅半导体主体的示范实施例，源漏金属化可包括一个或多个欧姆金属例如硅化物和一个或多个块体金属。类似地，栅电极可包括下列一个或多个：多晶硅；功函数金属；和或一个或多个块体金属。栅电介质例如可包括本领域已知的任何常规材料例如二氧化硅、氧氮化硅等或者高K材料例如具有至少10的体积介电常数。在晶体管层之间的是一个或多个层间介电阶层。在图1A、图1B所示的说明性实施例中，层间介电阶层210设置成与层内介电阶层160相接触，它们两者均以虚线绘制，以免遮掩3DIC101的其他特征。一个或多个层内介电阶层可设置在层内介电阶层160之下，以隔离晶体管层100的各种导电区，以及一个或多个层间介电阶层可类似地设置在层内介电阶层210之上，以隔离晶体管层200的各种导电区。为了清楚起见，图1A、图1B中没有描绘各种层内电介质。层间介电阶层210与半导体主体221A、222A和223B的至少一部分直接接触。顶部层间介电阶层210与层内介电阶层160之间的界面例如可产生于将施体衬底接合到衬底110。介电阶层160、210的组成可以彼此相同或不同，其中本领域已知的任何介电组成一般是可准许的。示范材料包括二氧化硅、氮化硅、氧氮化硅、碳掺杂二氧化硅CDO或者另一种低k材料。按照实施例，至少两个不同层的晶体管通过与至少一层中的晶体管的栅电极或源漏区相交并且通过上与下晶体管层之间的至少一个层间介电阶层垂直例如与横向定向晶体管基本上正交延伸的局部层间互连来耦合。例如，如图1A和图1B进一步所示，3DIC101包括两对局部层间互连：两个源漏金属化233A和233B，其分别与半导体主体221A、222A和231B的源漏区相交；以及两个栅电极互连240A和240B，其分别与栅电极215C和215D相交。如所示，这些局部层间互连的每个沿z维通过层间介电阶层210延伸，以进行到第一层晶体管的一个或多个端子的电接触。在一个示范实施例中，单片3DSRAM单元采用局部层间互连。图1C示出3DSRAM阵列150，其包括多个这类SRAM位单元。展开图151示出映射到图1A和图1B所示的晶体管和局部层间互连的3DSRAM单元的电路示意图。在存储器阵列150采用六晶体管6TSRAM单元的一实施例中，每个位单元包括如图1C所示所设置的六个晶体管。在一个这种实施例中，两个p沟道负载晶体管155、156设置在晶体管层100图1A、图1B中，而包括两个驱动晶体管158、159图1C和两个通栅晶体管160、161的四个n沟道晶体管设置在晶体管层200图1A、图1B中。驱动晶体管158、159各包括两个半导体主体例如221A、222A，其中三个端子电气并联耦合在一起以获得增加的驱动电流β。驱动和负载晶体管形成两个交叉耦合的反相器，其中一个反相器的输出是对另一反相器的输入。两个通栅晶体管160、161通过字线WL来选通或耦合，以及各通栅晶体管将反相器之一的输出耦合到位线BL。如图1C所示，驱动晶体管158、159的栅极分别通过层间栅电极互连240A、240B来耦合到负载晶体管155、156的栅极，而驱动晶体管158、159的漏极通过源漏金属化233A、233B来耦合到负载晶体管155、156的漏极。单片3DSRAM单元151中的局部层间互连的使用实现6T位单元的占用面积的显著减小。能够对诸如XOR、INV等的其他单元预计类似的占用面积减小。现在又论述图1A和图1B所示的两对局部层间互连，以图2A开始，其是按照一实施例、沿包括图1B中的B-B'线条的平面所截取的层间源漏互连的截面图。一般来说，层间源漏互连与晶体管层例如上层中的晶体管的源漏半导体区相交。在半导体主体221A、222A是鳍的图2A所示示范实施例中，源漏金属化233A接触至少一个半导体鳍侧壁225A、227A，并且可有利地接触相对源漏半导体侧壁225A、227A以及源漏半导体顶面228A。在所示实施例中，源漏金属化233A越过源漏半导体底面226A下面延伸并且通过层间介电阶层210延伸，以接触与源漏金属化233A横向对齐的层内互连金属化142A的一部分。如图2A所示，层间介电阶层210的剩余部分可设置在源漏半导体底面226A之下，例如通过半导体主体所掩蔽。在例如半导体主体221A、222A是纳米带或纳米线的备选实施例中，源漏金属化233A还可接触源漏半导体底面226A，以便完全卷绕源漏区的所示横向截面。对于具有平面半导体主体的实施例，与图2A中的228A类似的顶面用作接触的主表面，其中接触金属化嵌入源漏区中，在这种情况下，也可存在侧壁接触表面。如图1A、图1B和图2A所示，源漏金属化233A通过设置在晶体管层200下面的中间层内互连金属化142A间接地与源漏金属化130A电耦合。图2B是按照备选实施例的单片3DIC102中的层间源漏互连的截面图。在这个示范实施例中，源漏金属化233A直接电连接到源漏金属化130A，其中源漏金属化233A通过穿层间介电阶层210和层内介电阶层160垂直延伸。这种实施例是可能的，其中源漏金属化233A经横向对齐以便直接在源漏金属化130A之上。取决于特定电路，源漏金属化233A也可直接或间接地与晶体管层100上的栅电极电连接，或者可例如通过中间层内互连间接地电连接到晶体管层100上的多个晶体管端子和或晶体管。在其他实施例中，源漏金属化顶面234A可将源漏半导体与第二晶体管层中设置的层内互连金属化未示出进行接口。除了顶面以外，源漏金属化233A由层内电介质211包围。这样，源漏金属化233A还可服务于多点3D源漏接触以及局部层间互连的功能。因此，源漏金属化233A可保持与对于平面单晶体管层2D装置其利用源漏金属化顶面234A进行功能上与源漏金属化233A等效的互连基本上相同的占用面积。继续图1A和图1B所示的第二对局部层间互连的描述，层间栅电极互连一般与晶体管层例如上中的晶体管的栅电极区相交。如图1B中的虚线所示，层间栅电极互连240A与栅电极215C的端部相交。这个相交在图2C中进一步可见，图2C是沿包括图1B中的C-C'线条的平面的单片3DIC101的截面图。对于图1B和图2C所示的示范实施例，层间栅电极互连240A接触至少一个栅电极侧壁216C、218C，并且可有利地接触相对栅电极侧壁216C、218C以及栅电极顶面219C。在所示实施例中，层间栅电极互连240A越过栅电极底面217C下面延伸并且通过层间介电阶层210延伸，以接触与层间栅电极互连240A横向对齐的层内互连金属化142B的一部分。如图2C所示，层间介电阶层210的剩余部分可设置在栅电极底面217C之下，例如通过栅电极所掩蔽。在备选实施例中，层间栅电极互连240A还可接触栅电极底面217C，以完全卷绕图2C所示栅电极215C的区域的横截面。如图1A和图1B所示，层间栅电极互连240A通过设置在晶体管层200下面的中间层内互连金属化142B间接地与源漏金属化130B电耦合。如果层间栅电极互连240A经横向对齐以便直接在源漏金属化130B之上，则层间栅电极互连240A备选地可直接与源漏金属化130B电连接。取决于电路，层间栅电极互连240A也可直接或间接地与晶体管层100上的栅电极电连接，或者可例如通过中间层内互连间接地电耦合到晶体管层100上的多个晶体管端子和或晶体管。例如，如图2D所示，图2D是单片3DIC103中的层间栅电极互连的截面图。按照这个备选实施例，层间栅电极互连240A设置在栅电极215C之上，并且通过层间介电阶层210向下延伸，以直接接触栅电极115A。在其他实施例中，栅电极互连将栅电极与上晶体管层中设置的层内互连金属化进行接口。例如，层间栅电极互连顶面241B可将栅电极215C与层内互连金属化252B进行接口，其中栅电极原本由层内电介质211所包围。这样，层间栅电极互连240A还可服务于多点3D栅电极接触以及局部层间互连的功能。因此，栅电极215C可保持与原本对于需要布置功能上与层间栅电极互连240A等效的层内互连的平面单晶体管层2D基本上相同的占用面积。图2E是按照备选实施例的单片3DIC104中的层间栅电极互连的截面图。在这个示范实施例中，根据设计或者由于制造对齐容差，层间栅电极互连240A仅邻接栅电极215C的一个侧壁。仍然保持栅电极接触和层间互连功能性。又在图2E中所示的是接触层间栅电极互连顶面241B的层内互连252B，从而根据需要提供多点3D互连，而无需占用面积的伴随增加。通过与现在详细描述的示范局部层间互连关联的多个结构元件，参照图3的流程图进一步描述制作局部层间互连以垂直集成微电子装置的方法。在所示实现中，过程300可包括如通过操作310、320、330、340和或350中的一个或多个所示的一个或多个操作、功能或动作。但是，本文的实施例可包括任何数量的操作，使得可忽略一部分等。此外，各个实施例可包括为了清楚起见而未示出的附加操作。示范方法301在操作310开始于接纳具有第一或下晶体管层、例如图1A、图1B中的晶体管层100的衬底。由于这个第一晶体管层可通过任何常规方式来形成，所以本文中不提供其制作的进一步描述。方法301进入操作320，其中第二晶体管层、例如图1A、图1B的晶体管层200设置在第一晶体管层之上。虽然存在许多适当技术，但是作为一个示例，操作320需要将SOI衬底的硅层转移到其上设置了第一晶体管层的主衬底上。转移还可需要在硅SOI层的表面上形成氧化物，将氧化物表面压缩接合到覆盖第一晶体管层的层内电介质，并且例如在内埋绝缘体层等从硅SOI层去除施体衬底。注意，也存在其他方法，实施例并不局限于这个方面。在半导体层转移之后，第二或上晶体管层部分通过常规技术来制作。例如，重复进行被执行以制作第一晶体管层的处理，直到将要形成层间互连。方法301然后进入操作330，其中将层间通孔蚀刻到第二晶体管层中，以暴露第二晶体管层上的晶体管的栅电极或源漏半导体。层间通孔蚀刻越过第二晶体管层上的晶体管的基极来延伸，并且清除至少一个层间介电阶层，以暴露第一晶体管层中的下面通孔连接区。层间通孔蚀刻可以是任何常规高纵横比蚀刻，其调谐成有选择地促成栅电极或源漏半导体之上的靶膜组成例如层间电介质的靶膜组成。在具体实施例中，例如，层间通孔蚀刻可与用来形成第一晶体管层中的源漏金属化的蚀刻基本上相同，但是具有更长的时长。在操作340，层间通孔例如采用本领域已知的适合于一个或多个预期金属的任何金属填充和平面化技术来金属化。作为一个示例，源漏金属化使用用来形成第一晶体管层中的源漏金属化的基本上相同的一个或多个沉积技术例如原子层沉积和或电镀等来沉积在暴露通孔连接盘上和源漏半导体上。作为一个示例，栅电极互连使用用来形成第一晶体管层中的栅电极接触金属化的基本上相同的一个或多个沉积技术例如原子层沉积和或电镀等来沉积在暴露通孔连接盘上和栅电极上。取决于是否存在一种以上类型的局部层间互连例如，层间栅电极互连和层间源漏互连，操作330和340可重复进行，其中各迭代开启一种类型的层间通孔例如暴露栅电极或暴露源漏半导体，并且各迭代填充一种类型的层间通孔。方法301然后以在操作350完成单片3DIC来结束。在一个实施例中，单片3DIC的完成仅需要在第二晶体管层之上形成的后端互连处理。例如，第二层互连可落在局部层间互连的顶面上，以便电连接到第一层晶体管以及电连接到第二层晶体管的栅电极或源漏极。在另一个实施例中，单片3DIC的完成还需要附加层转移以及常规晶体管制作技术和本文所述局部层间互连实施例的一个或多个的附加重复进行。在图4A的流程图的上下文中提供层间源漏互连制作方法401特定的各种操作的附加描述，其中图5A-5D按照一实施例提供当执行方法401的特定制作操作时的层间源漏互连区的截面图。首先参照图4A，方法401在操作410开始于在半导体主体的上层晶体管源漏区之上形成开口。例如，如图5A所示，掩模514在层内介电阶层211上形成，其中掩模514的特征相对下面半导体主体221A的源漏区来对齐。方法401图4A进入操作420，其中执行深介电蚀刻，以暴露半导体源漏区的至少一部分例如一个侧壁，并且暴露下晶体管层中的下面通孔连接区。如图5A所示，蚀刻操作420清除层内电介质211以暴露半导体主体221A的顶面和两个相对侧壁，以及清除层间介电阶层210以暴露与掩模中的特征对齐的层内互连金属化142A的一部分。常规介电蚀刻、例如各向异性等离子体蚀刻可用于蚀刻操作420，其可留下直接设置在半导体主体221A之下的层间介电阶层210的剩余部分。备选地，略微各向同性蚀刻或者各向异性和各向同性蚀刻的组合可用来底切第二层晶体管鳍221A的源漏区。图5C还示出具体实施例，其中操作420需要双镶嵌类型处理，其中沟槽212进一步形成到层内电介质211中。回到图4A，方法401在操作440结束，其中层间通孔填充有金属化并且经过平面化。如图5D所示，源漏金属化233A接触层内互连金属化142A和半导体主体221A的源漏区。在图4B的流程图的上下文中提供层间栅电极互连制作方法402特定的各种操作的描述，其中图6A-6C、图7A-7D、图8A-8D和图9A-9D按照实施例提供当执行方法402的特定操作时的层间栅电极互连区的截面图。首先参照图4B，方法402在操作450开始于暴露半导体主体的上层晶体管沟道区。一般来说，操作450可按照更换栅过程常规的任何方式来执行，其中从上层晶体管去除占位物或芯棒栅叠层例如二氧化硅上的多晶硅，以便准备插入高k金属栅电极。通过去除占位器栅并且暴露沟道半导体区，层间栅电极互连可在更换栅过程之前、之后或期间来形成。例如，方法402进入操作455其中在蚀刻层间通孔之前暴露沟道区之上形成完整更换栅叠层高k介电金属栅或者进入操作480其中在暴露沟道区之上形成任何更换栅叠层之前形成层间通孔或者进入操作490其中在蚀刻层间通孔之前在暴露沟道区之上形成更换栅电介质。对于后面的备选方案，层间栅电极互连基本上与栅电极的沟道耦合部分完全相交，而对于第一备选方案，层间栅电极互连与远离沟道区例如，如图1A、图1B所示的栅电极的一部分相交。图6A示出操作455其中包括栅电介质214C例如二氧化硅和或高k材料和栅电极215C的栅叠层在半导体主体221A的沟道区之上形成之后的栅电极层间互连区。来看图4B，接着操作455，方法401进入操作457其中通过层间通孔来暴露包围远离沟道区的栅电极的一部分的电介质或者进入操作470其中通过层间通孔来暴露沟道区。图6B示出前一种情况的示例，其中掩模开口在栅电极215C和层内电介质211之上形成，其中层内电介质211的深介电蚀刻和层间介电阶层210形成层间通孔640。进一步参照图4B，深介电蚀刻操作459可基本上如对于介电蚀刻操作420图4A所述。方法402然后继续进行金属化操作461，其中任何适当金属沉积到层间通孔中，以接触上层晶体管的栅电极以及耦合到下晶体管层中的晶体管的端子的通孔连接区。例如，如图6C所示，包括与栅电极215C的至少一个侧壁并且与层内互连142B的一部分进行欧姆接触的金属的层间栅电极互连240A沉积在层间通孔640中。通过所制作的栅电极层间互连，方法402然后返回到方法301的操作350图3。对于通过层间通孔来暴露沟道区的备选实施例，如果层间通孔仅占用先前由占位栅所占用的区域的一部分，则在操作470，掩模开口在沟道区之上对齐，以及在操作473蚀刻栅电极。例如，如图7A所示，栅电极215C被蚀刻，以在通孔740的底部暴露栅电介质214C。如图7B所示，后续各向异性蚀刻则从通孔740的底部清除栅电介质。也可在栅介电蚀刻期间暴露半导体主体221A的顶面，但是，半导体主体221A的侧壁保持被栅电介质覆盖。如图7C所示，通孔蚀刻继续清除层间介电阶层210，以落在层内互连142B上。层间栅电极互连240A然后以金属填充和平面化操作461结束，如本文其他部分所述。对于这类实施例，方法402产生图7D所示的栅电极互连结构，其至少在如下程度上与图1A和图1B所示的结构有所不同：对于图7D所示的实施例，栅电极层间互连240A设置成接近半导体主体221A的沟道区，仅通过栅电介质814C所分隔。方法402然后返回到方法301，以完成3DIC。回到图4B，在备选实施例中，在方法402进入操作480其中在暴露沟道区之上形成任何更换栅叠层之前形成层间通孔的情况下，如果层间通孔仅占用先前被占位栅所占用的区域的一部分，则掩模开口在沟道区之上形成。例如，如图8A所示，掩模805限定比占位栅的宽度要小的开口。回到图4B，在操作483，将层间电介质有选择地蚀刻到沟道半导体。例如，如图8B所示，去除层间介电阶层210，从而在层间通孔840的底部暴露层内互连142B的一部分。方法402图4B然后进入操作485，其中栅电介质使用任何常规技术来形成。例如，如图8C所示，栅电介质814C沉积在半导体主体221A的暴露沟道区之上。然后例如通过仅在顶面拓扑上有选择地形成保护掩模807有选择地去除层内互连142B上存在的任何栅电介质，如图8D所示。方法402然后可继续去除保护掩模807若存在的话，并且执行金属填充和平面化操作461。如从图8D显而易见，接着金属填充，第一层间互连仅通过栅电介质814C与半导体主体221A的沟道区的侧壁分隔。与本文其他部分所述的某些其他实施例进一步对照，栅电介质814C还保持在层间互连与层间介电阶层210之间。方法402然后返回到方法301，以完成单片3DIC。在某些实施例中，栅电介质设置在存在于半导体主体的顶面的保护硬掩模之上，在这种情况下，从半导体主体的顶面去除栅电介质如图7B所示对晶体管操作具有极小影响，因为晶体管基本上是双栅或双栅装置。在备选实施例中，方法402进入操作490，其中分别在操作493和495的层间通孔的任何掩蔽和蚀刻之前在暴露沟道区之上形成更换栅电介质。在这里，在操作490也可利用任何栅电介质形成过程。在操作493形成沟道区的任何适当掩模开口以将层间通孔的占用面积限制到比占位栅要小之后，在操作495按照清除栅电介质和层间电介质的方式来蚀刻层间通孔，基本上如在操作473和图7B、图7C的上下文中所述。这种实施例的示例在图9A-9C中进一步示出，其中在形成栅电介质之后的层间通孔941的蚀刻确保半导体主体221A的基极下面不存在栅电介质。这是与形成栅电介质之前蚀刻层间通孔时所形成的栅电介质例如，如图8D所示截然不同的一个结构属性。在某些实施例中，栅电介质设置在存在于半导体主体的顶面的保护硬掩模之上。例如，在图9A-9D中存在保护硬掩模908。在这类实施例中，在层间通孔蚀刻期间去除栅电介质对晶体管操作具有极小影响即使有的话，因为晶体管基本上是具有适当位置的硬掩模908的双栅或者双栅装置。在某些其他实施例中，使栅电介质蚀刻是选择性的；其中沿半导体鳍的底部去除栅电介质并且保留半导体鳍的顶面上设置的栅电介质。例如，保护掩模可在栅电介质顶部来形成，基本上如在操作487和图8D的上下文中所示。通过从层间通孔连接区去除栅电介质，方法402继续在操作461的层间通孔的金属填充。在图9D所示的具体示例中，填充金属包括功函数金属945A和块体金属940A。方法402然后返回到方法301图3，以完成3DIC。图10示出按照本发明的实施例、移动计算平台1005和或数据服务器机器1006采用具有局部层间互连的单片3DIC的系统1000。服务器机器1006可以是任何商业服务器，例如包括设置在机架中并且共同连网以进行电子数据处理的任何数量的高性能计算平台，其在示范实施例中包括封装单片3DIC1050。移动计算平台1005可以是配置用于电子数据显示、电子数据处理、无线电子数据传输等的每个的任何便携装置。例如，移动计算平台1005可以是平板、智能电话、膝上型计算机等的任一个，并且可包括显示屏幕例如电容、电感、电阻触摸屏、芯片层面或封装层面集成系统1010和电池1015。无论是设置在展开图1020所示的集成系统1010中还是作为服务器机器1006中的独立封装芯片，封装单片3DIC1050包括采用具有通过至少一个局部层间互连所互连的至少两层晶体管的单片3D架构的存储器芯片例如RAM或处理器芯片例如微处理器、多核微处理器、图形处理器等。在一实施例中，单片3DIC1050是包括采用多个单元其各具有通过至少一个局部层间互连所互连的至少两层晶体管的SRAM高速缓冲存储器的微处理器。例如，SRAM高速缓冲存储器可通过栅电极层间互连将驱动晶体管的栅极耦合到负载晶体管的栅极，并且可通过源漏层间互连将驱动晶体管的漏极耦合到负载晶体管的漏极，基本上如本文其他部分所述。一个或多个层间互连可与SRAM单元的上层中的n型晶体管的栅电极或源漏半导体区相交，并且进一步电耦合到处于同一SRAM单元的低层中的p型晶体管的端子。单片3DIC1050还可连同电源管理集成电路PMIC1030、包括宽带RF无线发射器和或接收器TXRX例如，包括数字基带，并且模拟前端模块还包括发射路径上的功率放大器和接收路径上的低噪声放大器的RF无线集成电路RFIC1025、以及其控制器1035的一个或多个一起耦合到板、衬底或内插器1060。在功能上，PMIC1030可执行电池功率调节、DC-DC转换等，并且因此具有耦合到电池1015并且与向其他功能模块提供电流供应的输出耦合的输入。如进一步所示，在示范实施例中，RFIC1025具有耦合到天线未示出的输出，以实现多种无线标准或协议的任一种，包括但不限于Wi-FiIEEE802.11系列、WiMAXIEEE802.16系列、IEEE802.20、长期演进LTE、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、EDCT、蓝牙及其派生以及表示为3G、4G、5G和以上的任何其他无线协议。在备选实现中，这些板层面模块的每个可集成到独立IC其耦合到单片3DIC1050的封装衬底上或者单个IC其耦合到单片3DIC1050的封装衬底中。图11是按照本公开的至少部分实现所设置的计算装置1100的原理框图。计算装置1100可例如存在于平台1005或服务器机器1006内部，并且还包括其中包含多个组件非限制性地例如处理器1104例如应用处理器，其可结合如本文所述的层间互连的主板1102和至少一个通信芯片1106。在实施例中，处理器1104和一个或多个通信芯片1106等的至少一个。处理器1104可物理和或电耦合到主板1102。在一些示例中，处理器1104包括封装在处理器1104中的集成电路管芯。一般来说，术语“处理器”或“微处理器”可表示处理来自寄存器和或存储器的电子数据以将那个电子数据变换为可存储在寄存器和或存储器中的其他电子数据的任何装置或者装置的一部分。在各个示例中，一个或多个通信芯片1106也可物理和或电耦合到主板1102。在其他实现中，通信芯片1106可以是处理器1104的一部分。取决于其应用，计算装置1100可包括其他组件，其可以或者可以没有物理和电耦合到主板1102。这些其他组件包括但不限于易失性存储器例如DRAM、非易失性存储器例如ROM、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统GPS装置、罗盘、加速计、陀螺仪、扬声器、照相装置和大容量存储装置例如硬盘驱动器、固态驱动器SSD、致密光盘CD、数字多功能光盘DVD等等。通信芯片1106可实现用于向从计算装置1100传递数据的无线通信。术语“无线”及其派生可用来描述可通过经由非固态介质使用调制电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不是暗示关联装置没有包含任何导线，但在一些实施例中它们可能没有包含导线。通信芯片1106可实现多种无线标准或协议的任一种，包括但不限于本文其他部分所述。如所述，通信装置1100可包括多个通信芯片706。例如，第一通信芯片可专用于短程无线通信、例如Wi-Fi和蓝牙，以及第二通信芯片可专用于长程无线通信、例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。如本文所述的任何实现中所使用的术语“模块”表示配置成提供本文所述功能性的软件、固件和或硬件的任何组合。软件可体现为软件包、代码和或指令集或指令，以及如本文所述的任何实现中所使用的“硬件”可单独或者按照任何组合来包括例如硬连线电路、可编程电路、状态机电路和或存储由可编程电路所运行的指令的固件。模块可共同或者单独地体现为形成较大系统的组成部分的电路，例如集成电路IC、芯片上系统SoC等。虽然参照各个实现描述了本文所提出的某些特征，但是本描述不是要理解为限制性的。因此，本公开所涉及的领域的技术人员清楚知道的本文所述实现的各种修改的各种修改以及其他实现被认为落入本公开的精神和范围之内。下列示例涉及具体示范实施例。垂直集成微电子装置可包括：第一晶体管，其中包括在衬底之上设置的第一晶体管层中横向延伸的第一半导体主体；第二晶体管，其中包括在衬底之上设置并且通过一个或多个层间介电阶层与第一晶体管层垂直分隔的第二晶体管层中横向延伸的第二半导体主体；以及栅电极，设置在第二半导体主体的一对源漏区之间的沟道区之上，使得存在与栅电极或者源漏区其中之一相交、通过一个或多个层间介电阶层的至少一个延伸并且与第一晶体管的端子电耦合的第一层间互连。在另一示例中，第二晶体管层设置在第一晶体管层之上，其中第二半导体主体设置在一个或多个层间介电阶层之上，第二半导体主体包括鳍，以及第一层间互连沿鳍的源漏区的至少一个侧壁来设置。在另一示例中，第二晶体管层设置在第一晶体管层之上，其中第二半导体主体设置在一个或多个层间介电阶层之上，第二半导体主体包括鳍，以及第一层间互连沿鳍的源漏区的至少两个侧壁来设置，并且与第一半导体主体的源漏区电耦合。在另一示例中，第二晶体管层设置在第一晶体管层之上，其中第二半导体主体设置在一个或多个层间介电阶层之上，以及第一层间互连通过第二晶体管层下面设置的第一中间互连金属化与端子电耦合。在另一示例中，第二晶体管层设置在第一晶体管层之上，其中第二半导体主体设置在一个或多个层间介电阶层之上，以及第一层间互连沿栅电极的至少一个侧壁来设置。在另一示例中，第二晶体管层设置在第一晶体管层之上，其中第二半导体主体设置在一个或多个层间介电阶层之上，第二半导体主体包括鳍，第一层间互连沿鳍的源漏区的至少一个侧壁来设置，以及装置还具有第二层间互连，其沿栅电极的至少一个侧壁来设置，通过一个或多个层间介电阶层的至少一个延伸，并且与第一晶体管层中的晶体管电互连。在另一示例中，第二晶体管层设置在第一晶体管层之上，其中第二半导体主体设置在一个或多个层间介电阶层之上，第二半导体主体包括鳍，第一层间互连沿鳍的源漏区的至少两个相对侧壁来设置，通过第二晶体管层下面设置的第一中间互连金属化与源漏端子电耦合，以及装置还具有第二层间互连，其沿栅电极的至少一个侧壁来设置，通过一个或多个层间介电阶层的至少一个延伸，通过第二晶体管层下面设置的第二中间互连金属化与第一晶体管层中的晶体管电互连。在另一示例中，第一层间互连仅通过栅电介质与第二半导体主体的沟道区的侧壁分隔。在另一示例中，第一层间互连仅通过栅电介质与第二半导体主体的沟道区的侧壁分隔，并且其中栅电介质还设置在第一层间互连与一个或多个层间介电阶层的至少一个之间。在另一示例中，第一层间互连仅通过栅电介质与第二半导体主体的沟道区的侧壁分隔，并且其中第一层间互连与一个或多个层间介电阶层的至少一个直接接触。在另一示例中，3DSRAM高速缓冲存储器可具有通过上述示范局部层间互连结构的任一个所耦合的每个3DSRAM单元中的多层的晶体管。作为一个示例，3DSRAM位单元具有设置在衬底之上的第一晶体管层上的两个负载晶体管、设置在第一晶体管层之上的第二晶体管层上的两个驱动晶体管和两个通栅晶体管，其中层间介电阶层设置在第一对层间互连其各接触驱动晶体管其中之一的半导体漏区，并且通过层间介电阶层延伸与第二对层间互连其各接触驱动晶体管其中之一的栅电极，并且通过层间介电阶层延伸之间。在另一示例中，第一和第二对层间互连电耦合负载晶体管的端子。在3DSRAM单元的另一示例中，负载和驱动晶体管包括具有设置在与衬底的第二面积之上所设置的半导体漏区相邻的衬底的第一面积之上的半导体沟道区的横向定向鳍，以及第一和第二对层间互连电耦合到负载晶体管的端子，并且通过层间介电阶层垂直延伸，与横向定向鳍基本上正交。在3DSRAM单元的另一示例中，第一对层间互连其中之一和第二对层间互连其中之一电耦合到两个负载晶体管的第一个的漏极端子以及两个负载晶体管的第二个的栅电极，而第一对层间互连的另一个和第二对层间互连的另一个电耦合到两个负载晶体管的第二个的漏极端子和两个负载晶体管的第一个的栅电极。此外，第一对层间互连的每个沿漏区的至少两个相对侧壁来设置，并且接触第二晶体管下面设置的独立中间互连金属化，而第二对层间互连的每个沿驱动晶体管其中之一的栅电极的至少一个侧壁或者半导体沟道区的至少一个侧壁来设置，并且接触独立中间互连金属化其中之一。在另一示例中，微处理器包括SRAM高速缓冲存储器，其中SRAM高速缓冲存储器还包括单片3DSRAM单元。在另一示例中，移动计算平台包括微处理器以及通信上耦合到微处理器的显示屏幕和通信上耦合到微处理器的无线收发器。在制作垂直集成微电子装置的方法的示例中，该方法可包括接纳设置在衬底之上的第一晶体管，将第二晶体管设置在第一晶体管之上以具有设置在其之间的一个或多个层间介电阶层，并且通过蚀刻第一层间通孔其与第二晶体管的栅电极或半导体源漏区相交，通过一个或多个层间介电阶层的至少一个延伸，并且暴露电耦合到第一晶体管的第一导电通孔连接盘来互连第一和第二晶体管，然后沉积第一层间通孔中的第一层间互连，金属接触第一通孔连接盘以及栅电极和半导体源漏区的至少一个。在制作方法的另一示例中，半导体源漏区设置在半导体鳍的一部分中，蚀刻第一层间通孔暴露至少一个鳍侧壁，沉积第一层间互连还包括在至少鳍侧壁上沉积源漏金属化，以及第一通孔连接盘是接触第一晶体管的栅电极或半导体源漏区的至少一个的互连金属化的一部分。在制作方法的另一示例中，半导体源漏区设置在半导体鳍中，蚀刻第一层间通孔暴露顶部和两个相对鳍侧壁，并且还暴露接触第一晶体管的半导体源漏区的层内互连金属化的一部分，以及沉积第一层间互连还包括将源漏扩散金属化沉积到鳍顶部上、两个鳍侧壁上和层内互连金属化的暴露部分上。在制作方法的另一示例中，蚀刻第一层间通孔暴露栅电极顶部和栅电极侧壁，沉积第一层间互连还包括将栅接触金属化沉积到栅电极顶部和侧壁上，以及第一通孔连接盘是接触第一晶体管的栅电极或半导体源漏区的至少一个的互连金属化的一部分。在制作方法的另一示例中，形成第一层间互连的顶面上的第二层通孔连接区以电连接到第一晶体管以及电连接到第二晶体管的栅电极或源漏极。在制作方法的另一示例中，半导体源漏区形成半导体鳍的一部分，蚀刻第一层间通孔暴露源漏区的两个相对侧壁，沉积第一层间互连还包括在至少两个相对源漏区侧壁上沉积源漏扩散金属化，以及该方法还包括通过蚀刻第二层间通孔其暴露第二晶体管的栅电极的至少一个侧壁，通过一个或多个层间介电阶层的至少一个延伸，并且暴露电耦合到第一晶体管层中的晶体管的栅电极或半导体源漏区的至少一个的第二导电通孔连接盘将第二晶体管与第一晶体管层中的晶体管互连，并且然后沉积第二层间通孔中的第二层间互连，其中第二层间互连接触栅电极和第二通孔连接盘。在制作方法的另一示例中，蚀刻第一层间通孔还包括通过栅介电阶层进行蚀刻，以及沉积第一层间互连还包括将栅电极金属化沉积到栅电介质的其余部分上。在制作方法的另一示例中，蚀刻第一层间通孔还包括在通过一个或多个层间介电阶层进行蚀刻之后通过栅介电阶层进行蚀刻，以及沉积第一层间互连还包括将栅电极金属化沉积到栅电介质的其余部分上。在制作方法的另一示例中，蚀刻第一层间通孔还包括在通过一个或多个层间介电阶层进行蚀刻之前通过栅介电阶层进行蚀刻，以及沉积第一层间互连还包括将栅电极金属化沉积到栅电介质的其余部分上。在制作方法的另一示例中，蚀刻第一层间通孔还包括在半导体主体的顶面上设置的栅介电阶层的一部分之上形成保护掩模之后通过栅介电阶层进行蚀刻，以及沉积第一层间互连还包括将栅电极金属化沉积到栅电介质的其余部分上。将会知道，本发明并不局限于这样描述的实施例，而是能够通过修改和变更来实施，而没有背离所附权利要求书的范围。例如，上述实施例可包括特征的特定组合。但是，上述实施例并不局限于这个方面，以及在各个实现中，上述实施例可包括仅采取这类特征的子集、采取这类特征的不同顺序、采取这类特征的不同组合和或采取除了明确所示的那些特征之外的附加特征。因此，本发明的范围应当参照所附权利要求连同这类权利要求涵盖的完整等效范围共同确定。

权利要求：1.一种微电子装置，包括：晶体管，包含：鳍，包括单晶材料；栅电极，与所述鳍的侧壁相邻并且在所述鳍的顶面之上；源和漏，被耦合到所述鳍；源金属化，接触顶面或所述源的侧壁中的至少一个；漏金属化，接触顶面或所述漏的侧壁中的至少一个；以及在所述鳍下面的介电材料，其中所述源金属化和漏金属化中的至少一个通过所述介电阶层延伸，并且与所述介电材料下面的金属化接触。2.如权利要求1所述的装置，还包括第二晶体管，所述第二晶体管包含：第二鳍，包括单晶材料，所述第二鳍在所述介电材料下面并且相对所述鳍；第二栅电极，与所述第二鳍的侧壁相邻；第二源和第二漏，被耦合到所述第二鳍；第二源金属化，接触所述第二源；以及第二漏金属化，接触所述第二漏；以及其中在所述介电材料下面的所述金属化包括所述第二源金属化或所述第二漏金属化并且通过所述介电材料与所述源金属化或所述漏金属化电耦合。3.如权利要求2所述的装置，其中通过介电材料延伸的所述源金属化或所述漏金属化与所述第二源金属化或所述第二漏金属化直接接触。4.如权利要求2所述的装置，其中通过所述介电材料延伸的所述源金属化或所述漏金属化与本地互连金属化直接接触，所述本地互连金属化与所述第二源金属化或所述第二漏金属化直接接触。5.如权利要求2所述的装置，其中所述源和漏具有与所述第二源和第二漏互补的导电率类型。6.如权利要求1所述的装置，还包括互连金属化，所述互连金属化与所述栅电极相交、通过所述介电材料延伸并且与所述第二栅电极电耦合。7.如权利要求6所述的装置，其中所述互连金属化沿所述栅电极的至少一个侧壁延伸。8.一种单片三维（3D）SRAM单元结构，包括：第一晶体管层上的第一对晶体管，其中所述第一对晶体管中的每个还包括：第一鳍，包括单晶材料；第一栅电极，与所述第一鳍的侧壁相邻；第一源和第一漏，被耦合到所述第一鳍；所述第一晶体管层之上的第二晶体管层上的第二对晶体管，其间有介电材料阶层，其中所述第二对晶体管中的每个还包括：第二鳍，包括单晶材料；第二栅电极，与所述第二鳍的侧壁相邻；第二源和第二漏，被耦合到所述第二鳍；第一对层间互连，每个耦合到所述第二漏中的一个、通过所述介电材料阶层延伸、耦合到第一漏中的一个并且耦合到所述第一栅电极中的一个；以及第二对层间互连，每个耦合到所述第二栅电极中的一个、通过所述介电材料阶层延伸并且耦合到所述第一栅电极中的一个。9.如权利要求8所述的SRAM单元结构，其中所述第一和第二对晶体管包括通过所述第一和第二对层间互连交叉-耦合的反相器。10.如权利要求8所述的SRAM单元结构，还包括在所述第二晶体管层上的一对通栅晶体管，其中所述通栅晶体管中的每个还包括：第三鳍，包括单晶材料；第三栅电极，与所述第三鳍的侧壁相邻；第三源和第三漏，被耦合到所述第三栅电极的相对侧上的所述第三鳍，其中所述第三漏中的各个漏耦合到所述第一对层间互连中的一个。11.如权利要求8所述的SRAM单元结构，其中所述第一对层间互连中的每一个包括与所述第二漏中的一个直接接触的漏金属化，所述漏金属化通过所述介电材料阶层延伸。12.如权利要求11所述的SRAM单元结构，其中所述第一对晶体管中的每一个是驱动晶体管，所述驱动晶体管包括含有所述第一鳍的多个鳍，以及所述第二栅电极与所述驱动晶体管的所述鳍的侧壁相邻。13.如权利要求8所述的SRAM单元结构，其中所述第一和第二鳍是横向定向的，在与位于所述单元的第二面积中的所述漏区相邻的单元的第一面积中具有沟道区。14.如权利要求8所述的SRAM单元结构，其中所述第二对层间互连中的每个沿所述第二栅电极中的一个的至少一个侧壁延伸。15.一种微处理器，包括：SRAM高速缓冲存储器，其中所述SRAM高速缓冲存储器还包括权利要求8所述的3DSRAM单元。16.一种移动计算平台，包括：权利要求15所述的微处理器；在通信上耦合到所述微处理器的显示屏幕；以及在通信上耦合到所述微处理器的无线收发器。17.一种制作垂直集成微电子装置的方法，所述方法包括：接纳衬底之上的第一晶体管；相对于所述第一晶体管部署第二晶体管，以具有在其之间的一个或多个介电材料阶层；以及通过下列步骤来互连所述第一和第二晶体管：蚀刻第一层间通孔，所述第一层间通孔：与所述第二晶体管的栅电极以及源或漏区中的至少一个相交；通过所述介电材料阶层中的至少一个延伸；以及暴露电耦合到所述第一晶体管的第一导电通孔连接盘；以及在所述第一层间通孔中沉积第一层间互连，所述第一层间互连的金属既接触所述第一通孔连接盘还接触所述栅电极和所述半导体源或漏区中的至少一个。18.如权利要求17所述的方法，其中：所述源或漏区耦合到单晶材料的鳍；蚀刻所述第一层间通孔暴露源或漏区的至少一个侧壁；沉积所述第一层间互连还包括在所述至少一个侧壁上沉积源或漏接触金属化；以及所述第一通孔连接盘是接触所述第一晶体管的栅电极、源区、或漏区中的至少一个的互连金属化的部分。19.如权利要求17所述的方法，其中：所述源或漏区耦合到单晶材料的鳍；蚀刻所述第一层间通孔暴露所述第二晶体管的所述源或漏的两个相对侧壁，并且还暴露接触所述第一晶体管的源或漏区的层间互连金属化的部分；以及沉积所述第一层间互连还包括将源或漏接触金属化沉积到所述源或漏的两个侧壁上和所述层间互连金属化的暴露的部分上。20.如权利要求17所述的方法，其中：蚀刻所述第一层间通孔暴露栅电极侧壁；沉积所述第一层间互连还包括将栅接触金属化沉积到所述至少所述栅电极侧壁上；以及所述第一通孔连接盘是接触所述第一晶体管的栅电极、源区、或漏区中的至少一个的互连金属化的部分。

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