申请/专利权人：格罗方德半导体公司

申请日：2017-02-24

公开（公告）日：2020-08-21

公开（公告）号：CN107134452B

主分类号：H01L27/088(20060101)

分类号：H01L27/088(20060101);H01L29/78(20060101);H01L21/8234(20060101)

优先权：["20160226 US 15/054,355"]

专利状态码：有效-授权

法律状态：2020.08.21#授权;2017.09.29#实质审查的生效;2017.09.05#公开

摘要：本发明涉及具有放大通道区的FINFET装置，所提供的是一种半导体装置，其包括半导体层、半导体层的表面上所形成的多个半导体鳍片、以及半导体层的表面上方所形成的多个栅极电极。半导体鳍片沿着与半导体层的表面平行的第一方向彼此平行延展，并且垂直于第一方向的第二方向具有第一高度，以及栅极电极包含沿着第一方向平行于半导体鳍片延展的纵向部分，并且特别的是，顺着第二方向具有比第一高度更低的第二高度。

主权项：1.一种半导体装置，包含：半导体层；该半导体层的表面上所形成的多个半导体鳍片，该多个半导体鳍片沿着与该半导体层的该表面平行的第一方向平行延展，其中，该多个半导体鳍片于该第一方向上具有第一长度以及在垂直于该第一方向的第二方向上具有第一高度；以及该半导体层的该表面上方所形成的多个栅极电极，该多个栅极电极包含沿着该第一方向平行于该多个半导体鳍片延展的纵向部分，其中，该多个栅极电极的该纵向部分于该第一方向上具有大于该第一长度的第二长度以及于该第二方向上具有小于该第一高度的第二高度。

全文数据：具有放大通道区的FINFET装置技术领域[0001]大体上，本发明是关于集成电路与半导体装置的领域，并且更特别的是，是关于具有放大通道区的FinFET装置。背景技术[0002]诸如CPU、存储装置、ASIC特定应用集成电路及其类似的先进集成电路在制作时，需要根据已指定电路布局，在给定芯片面积上形成大量电路元件。在各式各样的电子电路中，场效晶体管代表一种重要类型的电路元件，其实质决定此集成电路的效能。大体上，目前经实践用于形成场效晶体管FET的制程技术有多种，其中，就许多类型的复杂电路系统而言，金属氧化物半导体MOS技术鉴于操作速度及或功率消耗及或成本效益，由于特性优越，是目前最有前途的方法其中一者。于使用例如CMOS技术制作复杂集成电路期间，数百万个N通道晶体管及或P通道晶体管是在包括结晶半导体层的衬底上形成。[0003]虽然尖端平面型晶体管架构就效能及控制性方面可获得显著优点，但鉴于进一步装置扩缩，已提出新的晶体管组态，其中可提供“三维”架构以尝试获得所欲通道宽度，而同一时间，仍对流经通道区的电流维持优越的控制性。为此，已提供所谓的FinFET，其可在绝缘体上硅SOI衬底的薄主动层中形成硅的薄片或鳍片，其中至少可在鳍片的两侧壁上、且可能在其顶端表面上，提供栅极介电材料及栅极电级材料，从而实现“双栅”或“三栅”晶体管，其通道区可全空乏。一般而言，在尖端应用中，硅鳍的宽度等级为l〇nm至2〇nm，且其高度等级为30nm至40nm。[0004]因此，FinFET晶体管架构在本文中亦可称为多栅极晶体管，可就提升栅极电极连至各个通道区的有效耦合提供优点，但不需要对应缩减栅极介电材料的厚度。此外，通过提供此非平面型晶体管架构，亦可增加有效通道宽度，以使得对于给定的整体晶体管尺寸，可实现增强电流驱动能力。基于这些理由，为了以非平面型晶体管架构为基础提供增强的晶体管效能，己下了很大的努力。[0005]注意到的是，平面型及三维晶体管装置两者都可根据取代栅极方法或栅极先制方法来形成。在取代栅极技术中，所谓的“虚设”或牺牲栅极结构在初始时形成，并且在进行用以形成装置的许多程序操作中留在原位，例如形成掺杂源极漏极区，进行退火程序以修复因离子布植程序对衬底所造成的破坏，并且活化植入的掺质材料。在程序流程中的一些制点，移除牺牲栅极结构以界定就装置形成最终HKMG栅极结构处的栅极凹穴。另一方面，使用栅极先制技术涉及跨布衬底形成材料层堆叠，其中材料堆叠包括高k栅极绝缘层具有大于5的介电常数k、一或多个金属层、多晶硅层、以及保护性覆盖层，例如氮化硅。进行一或多个蚀刻程序以图型化材料堆叠，从而就晶体管装置界定基本栅极结构。根据本发明的电熔丝的形成可轻易地在取代栅极与栅极先制两程序流程中整合。[0006]图la至lc绘示制造FinFET装置的现有程序。在所示实施例中，描述的是栅极先制方法。如图la所示，半导体鳍片110是在基础层102上形成。基础层1〇2可以是在SOI晶圆的半导体主体衬底101上形成的埋置型氧化物层。替代地，基础层102可以是半导体层，举例而言，其可代表半导体主体衬底1〇1的部分。鳍片110的半导体材料可基于复杂的磊晶生长技术来形成。鳍片110可根据整体设计规则形成有侧向尺寸。若不将鳍片110的顶端表面当作通道区使用，可在图型化鳍片110前先提供覆盖层112。覆盖层112举例而言，可包含或由氧化硅或氮化硅所组成。再者，举例来说，关于界定鳍片的基本传导性类型及类似者，可在图型化鳍片110前或之后，建立基本掺质分布。这可在磊晶生长程序期间，通过布植技术及或通过并入所欲掺质种类来完成，用于形成鳍片110的材料。其次，栅极电极结构举例来说，是通过形成适当的栅极介电材料121来形成请参阅图lb，诸如二氧化娃或高k介电材料，其可通过尖端的氧化作用技术及类似者，然后通过沉积诸如多晶硅的栅极电极材料120来完成。栅极电极结构可具有适当的侧向尺寸，以便包覆鳍片110的中央部分，并从而就各该鳍片110界定对应的通道长度。[0007]平坦化电极材料其亦可包含提供适用于形成硬罩的材料、以抗反射涂层ARC材料为基础而调整整体光学特性、以及类似者之后，可通过使用以微影获得的阻剂遮罩、并进行适当的蚀刻序列来图型化电极材料，其中栅极电极材料与栅极介电材料之间的高度蚀刻选择性可提供鳍片110的末端部分的完整性。举例而言，建置良好却又复杂的程序技术可用于选择性地将多晶硅材料蚀刻至二氧化硅。[0008]形成包含栅极电极材料120及栅极介电材料121的栅极电极结构之后，漏极与源极区举例来说，可通过离子布植来形成，其可包括沉积并图型化间隔物材料，若需要，在其它例子中，还可先形成半导体材料，以便在栅极电极结构的两侧电连接鳍片的末端部分，为的是要提供各别的漏极与源极区。为此，鳍片110未遭由栅极电极结构包覆的末端部分可通过移除栅极介电材料m来曝露，其举例来说，可基于氢氟酸及类似者，通过建置良好的蚀刻配方来完成。其后，鳍片110的曝露表面部分可就后续选择性磊晶生长程序来制备，其涉及建置良好的清洁程序及类似者。[0009]图lc以3D视图展示产生的FinFET装置100。各该鳍片110与共栅极电极结构120组合可代表装置100的单一晶体管胞元。原则上，鳍片110可呈现适当的掺质浓度，以便在各该鳍片110中界定对应的漏极与源极区，而在其它策略中，对应的漏极与源极区可于较晚阶段中，在通过生长进一步半导体材料来连接鳍片110的末端部分之后形成，以便填充介于个别鳍片110之间的间隔。[0010]然而，按照现有形成的FinFET的有效通道长度，且尤其是通道高度延展部在与上有形成FinFET的衬底垂直的方向），且从而驱动电流，是受限制的。一般来说，有需要改善本领域的FinFET的整体效能，尤其是鉴于尺寸缩减的持续性需求。[0011]鉴于上述情况，本发明提供相比于现有技术FinFET装置可在效能特性上呈现改善的FinFET装置。发明内容[0012]以下介绍本发明的简化概要，以便对本发明的一些态样有基本的了解。本概要并非本发明的详尽概述。用意不在于指认本发明的重要或关键要素，或叙述本发明的范畴。目的仅在于以简化形式介绍一些概念，作为下文更详细说明的引言。[0013]大体上，本文中所揭示的主题是关于FinFET装置、以及制造FinFET装置的方法。特别的是，本文中所揭示的方法可用于制造可因放大通道区而使效能呈现提升的FinFET装置。在一项说明性具体实施例中，装置的栅极电极与半导体层上面或上方所形成的半导体鳍片平行。[0014]在一项说明性具体实施例中，本文中所揭示的一种半导体装置可包括半导体层、半导体层的表面上所形成的多个半导体鳍片、以及半导体层的表面上方所形成的多个栅极电极。在这项实施例中，半导体鳍片具有轴向长度，其中鳍片沿着与鳍片的轴向长度对应的第一方向彼此平行延展或安置，其中第一方向平行于半导体层的表面。鳍片亦在垂直于第一水平方向的第二垂直方向具有第一高度，以及栅极电极包含沿着第一方向平行于半导体鳍片延展的纵向部分，并且特别的是，第二方向具有比第一高度更低的第二高度。[0015]再者，提供一种FinFET装置，其包括半导体层的表面上与半导体层的表面平行的第一水平方向彼此平行延展所形成的多个半导体鰭片，其中各该半导体鳍片包含晶体管通道区及栅极电极层，其沿着第一方向在该多个半导体鳍片之间部分延展，并且特别的是，垂直于第一方向的第二方向具有比第二方向的半导体鳍片的高度更低的高度。[0016]除了半导体装置，还提供制造半导体装置的方法。根据一项实施例，一种制造半导体装置的方法包括提供半导体层，形成半导体层的表面上沿着与半导体层的表面平行的第一方向彼此平行延展的多个半导体鳍片，以及形成多个栅极电极，其包含沿着第一方向平行于半导体鳍片延展的纵向部分。[0017]根据另一实施例，一种形成FinFET装置的方法包括蚀刻半导体主体衬底以形成彼此平行的多个半导体鳍片，在半导体主体衬底上方形成栅极电极层，以及蚀刻栅极电极层以相邻于半导体鳍片形成所具高度比半导体鲭片的高度更低的栅极电极。[0018]要注意的是，原则上，根据例示性方法，可在栅极先制的程序流程、或取代栅极制造技术中形成FinFET装置。附图说明[0019]本发明可搭配附图参照以下说明来了解，其中相似的附图标记表示相似的元件，并且其中：[0020]图la至1c绘示本领域FinFET装置的制造程序；[0021]图2a至2c根据本发明，绘示FinFET装置的例示性制造程序；以及[0022]图3a至3c绘示可根据图2a至2c所示程序流程来制造的FinFET装置。[0023]尽管本文所掲示的主题易受各种修改和替代形式所影响，其特定具体实施例仍已通过附图中的实施例予以表示并且在本文中予以详述。然而，应了解的是，本文中特定具体实施例的说明用意不在于将本发明限制于所揭示的特定形式，相反地，如随附权利要求所界定，用意在于涵盖落于本发明的精神及范畴内的所有修改、等同物、及替代方案。具体实施方式[0024]下面说明本发明的各项说明性具体实施例。为了澄清，本说明书中并未说明实际实作态样的所有特征。当然，将会领会旳是，在开发任何此实际具体实施例时，必须做出许多实作态样特定决策才能达到开发者的特定目的，例如符合系统有关及业务有关的限制条件，这些限制条件会随实作态样不同而变。此外，将会领会的是，此一开发努力可能复杂且耗时，虽然如此，仍会是受益于本发明的本领域技术人员的例行工作。[0025]以下具体实施例是经充分详述而使本领域技术人员能够利用本发明。要理解的是，其它具体实施例基于本发明将显而易见，并且可施作系统、结构、程序或机械变更而不脱离本发明的范畴。在以下说明中，提出特定数值细节是为了得以透彻理解本发明。然而，将显而易见的是，本发明的具体实施例无需此等特定细节也可予以实践。为了避免混淆本发明，一些众所周知的电路、系统组态、结构组态以及程序步骤不详细揭示。[0026]本发明现将参照附图来说明。各种结构、系统及装置在附图中只是为了阐释而绘示，为的是不要因本领域技术人员众所周知的细节而混淆本发明。虽然如此，仍将附图包括进来以说明并阐释本发明的说明性实施例。本文中使用的字组及词组应了解并诠释为与本领域技术人员了解的字组及词组具有一致的意义。与本领域技术人员了解的通常或惯用意义不同的词汇或词组（即定义）的特殊定义，用意不在于通过本文词汇或词组的一致性用法提供暗示。就一词汇或词组用意在于具有特殊意义的方面来说，即有别于本领域技术人员了解的意义，此一特殊定义应会按照为此词汇或词组直接且不含糊地提供此特殊定义的定义方式，在本说明书中明确提出。[0027]空间参考“顶端”、“底端”、“上”、“下”、“垂直”、“水平”及类似者于本文中使用时，若涉及FinFET的结构，可为求便利性而使用。这些参考的用意在于仅为了教示目的而以与附图一致的方式加以使用，而且用意不在于当作FinFET结构的绝对参考。举例而言，FinFET可按照与附图所示方位不同的任何方式予以空间定向。提及附图时，“垂直”是用于指称为正交于半导体层表面的方向，而“水平”是用于指称为平行于半导体层表面的方向。“上”是用于指称为远离半导体层的垂直方向。安置于另一元件“上面”（“下面”）的一元件是相比于该另一元件，位于较远离较靠近半导体层表面处。[0028]如本领域技术人员完整阅读本申请书后将轻易了解的是，本方法适用于例如NM0S、PM0S、CM0S等各种技术，并且原则上轻易适用于各种装置，包括但不限于逻辑装置、记忆体装置、SRAM装置等。本文中所述的技巧与技术可用于制作M0S集成电路装置，包括丽0S集成电路装置、PM0S集成电路装置、以及CMOS集成电路装置。尤其是，本文中所述的程序步骤是搭配形成集成电路用栅极结构的任何半导体装置制作程序来利用，此集成电路包括平面型及非平面型这两种集成电路。虽然用语“M0S”适当地是指具有金属栅极电极及氧化物栅极绝缘体的装置，该用语全文是用于意指包括传导栅极电极金属或其它传导材料都可以）的任何半导体装置，该传导栅极电极是置于栅极绝缘体氧化物或其它绝缘体都可以）上方，进而是置于半导体主体衬底上方。[0029]本发明大体上揭示用于形成FinFET装置的各种方法与技术，以及FinFET装置包含半导体鳍片、及半导体鳍片周围所形成并全部沿着半导体鳍片的纵向（长度方向）延展的栅极电极。相比于本申请书【背景技术】中所述的现有技术装置，鳍片的较大部分可用于个别FinFET的通道区。从而，可提升操作稳定性及驱动电流能力。此外，在本文中所揭示的一些说明性具体实施例中，相比于现有技术装置，个别FinFET的栅极电极结构之间可达到更小的距离（间距）。特别的是，本文中所揭示的FinFET装置在制造方面，相比于取代栅极方法，就程序步骤，可在复杂度更小的栅极先制方法背景下来达成。积极缩小的组态举例而言，缩小到甚至是7nm技术亦可降低短通道效应，而且可显著降低寄生电容，尤其是重叠电容。[0030]图2a至2c绘示本文中所揭示用于制造FinFET装置的一项说明性具体实施例。如图2a所示，提供半导体层201。半导体层201提供待形成FinFET装置的通道区，并且可由任何适当的半导体材料所构成，例如:硅、硅锗、硅碳、其它II-VI族或III-V族半导体化合物及类似者。半导体层201可以是主体半导体衬底的部分，其中可形成绝缘区域，例如浅沟槽绝缘物。主体半导体衬底可以是硅衬底，尤其是单晶硅衬底。可使用其它材料来形成半导体衬底，举例如锗、硅锗、磷酸镓、砷化镓等。绝缘区域可界定主动区，并且将待形成FinFET装置与相同衬底上所形成的其它主动或被动装置电隔离。绝缘区域可以是相连沟槽隔离结构的部分，并且可通过蚀刻主体半导体衬底并以例如氧化硅的一些介电材料填充所形成的沟槽来形成。原则上，半导体层201可包含于SOI晶圆中。在这种情况下，半导体层201是在绝缘埋置型氧化物层上形成，其是在主体半导体衬底上形成。举例而言，埋置型氧化物层可包括诸如二氧化硅的介电材料，并且可以是所具厚度范围自约10nm至20nm的超薄埋置型氧化物UT-B0X〇[0031]在图2b所示的制造阶段中，形成半导体鳍片202。半导体鳍片202可通过蚀刻而由半导体层2〇1所形成，或可通过磊晶生长来形成。半导体鳍片202可通过任何合适的微影程序组合来形成，其可涉及形成图型及选择性蚀刻材料。举例而言，鳍片202可使用双图型化程序来形成，例如阻剂上置阻剂图型化技术其可包括微影-蚀刻-微影-蚀刻LELE程序或微影-冻结-微影-蚀刻（LFLE程序）。在其它具体实施例中，鳍片可使用干涉微影、压模微影、光微影、极紫外线EUV微影、或x射线微影来形成。半导体鳍片202沿着半导体层201的水平表面，在长度方向平行延伸，并且垂直延展，即与半导体层201的表面垂直的高度方向延展。[0032]半导体鳍片202可与长度方向垂直的水平方向具有小于50nm的窄宽度。氧化物层图未示可在半导体层201上形成，在这种情况下，鳍片穿过氧化物层连至半导体层201。应领会的是，鳍片202可呈现适当的掺质浓度，以便在各该鳍片202中界定对应的漏极与源极区。替代地，源极漏极区可通过在鳍片202上的半导体材料磊晶生长，并且适度掺杂磊晶生长材料来形成。另外，待形成FinFET装置的通道区可通过适度掺杂半导体鳍片202的各别区域来形成。在替代实施例中，通道区可能维持未掺杂。[0033]介电层203是在半导体鳍片202的曝露表面及半导体层201的表面上形成。介电层203可由高k材料k5所形成，并且可包含诸如氧化铪、二氧化铪及氮氧化铪硅其中至少一者的过渡金属氧化物。高k材料层203可直接在半导体层201上形成。[0034]如图2b所示，栅极电极层204是在介电层203上及半导体鳍片202与半导体层201上方形成。栅极电极层2〇4可包含与介电层2〇3接触的功函数调整层。功函数调整层可包含氮化钛TiN或本领域已知的任何其它适当的功函数调整金属或金属氧化物。栅极电极层204可包含多晶桂。栅极电极层204可包含金属栅极。金属栅极的材料可取决于待形成晶体管装置属于P通道晶体管还是N通道晶体管。在晶体管装置为N通道晶体管的具体实施例中，此金属可包括La、LaN或TiN。在晶体管装置为P通道晶体管的具体实施例中，此金属可包括A1、A1N或TiN。在栅极电极层204沉积之后，举例而言，可通过化学机械研磨来进行其自由水平表面的平坦化。[0035]另外，可在半导体层201中形成氧化物区205,其当作隔离区用于将待形成FinFET装置与其它主动或被动装置隔离。区域205举例而言，可包含或由二氧化硅所组成。[0036]在图2c所示的制造阶段中，蚀刻栅极电极层204。在蚀刻程序期间，介电层203可在半导体鳍片202的顶端及半导体层2〇1的表面上当作蚀刻终止层使用。替代地，可在介电层203上提供单独的蚀刻终止层。如图2c所示，栅极电极层204通过蚀刻程序使厚度在垂直方向缩减至比半导体鳍片202的高度位准更低的高度。尤其是，通过在蚀刻程序期间移除栅极电极材料的部分，半导体鳍片202的上部分是曝露于栅极电极层204的已凹陷上表面上面。[0037]栅极电极层204及或半导体鳍片202的至少部分（即包含源极漏极区的部分可进行硅化。产生的金属硅化物区可由举例如硅化镍、镍铂硅化物、硅化钴等各种不同材料所构成，并且此类金属硅化物区的厚度可随特定应用而变。为形成金属硅化物区而进行的典型步骤涉及沉积一层耐火金属，进行造成耐火金属与下层半导体材料例如含硅材料起反应的初始加热程序，进行用以将耐火金属层未反应部分移除的蚀刻程序，以及进行用以形成金属硅化物最终相的另外的加热程序。层间介电质可在图2c中所示的结构上方形成，并且用于将漏极源极区与栅极电极电接触的接触部可在层间介电质中形成。[0038]—般来说，注意到的是，个别半导体鳍片202的漏极及或源极区可通过层间介电质中所形成经适当设计的接触结构来个别接触，以便将半导体鳍片的各该对应的漏极及源极区与可控制互连结构连接，其可组配成能够至少一次控制末端部分与共用节点的连接，诸如晶体管的漏极端或源极端。在一些说明性态样中，可控制互连结构可包含举例来说，相比于尖端FinFET装置以更少关键限制条件为基础所形成的晶体管元件，从而提供反复重新组配尖端晶体管元件的可能性。可控制互连结构可包含诸如电阻性结构的导体及类似者，其可至少一次从低阻抗状态切换到高阻抗状态，以便能够将对应的半导体鳍片与共用电路节点断开。举例而言，可控制互连结构可连接至外部测试设备，以便根据所思特定晶体管的要求，适当地设定晶体管组态，例如电流驱动能力，而在其它实例中，可条件性判定所思晶体管的实际功能状态，并且可基于侦检到的功能状态，进行互连结构的对应控制。再者，可形成栅极与本体互连件，以提供连至FinFET装置的栅极与本体的电连接。[0039]图3a至3c绘示可根据上述程序来制造的FinFET装置300。图3a表示包含半导体鳍片302与栅极电极层304的FinFET装置300的部分展开3D视图，图3b表示平行于半导体鳍片302的平面图，而图3c表示相同半导体鳍片的俯视图。FinFET装置300包含半导体层301，其可以是半导体主体衬底的部分，如以上所述。个别半导体鳍片302是在半导体层301上形成。如在图3b可看出，半导体鳍片302在氧化物侧壁303中终结。栅极电极层304的栅极边界304a部分重叠氧化物侧壁303。如尤其可由图3c领会，栅极电极层304是在个别半导体鳍片302周围形成。如可由图3c看出，在所揭示的实施例中，个别半导体鳍片302是在水平平面中通过栅极电极层304所围蔽。U形栅极电极层304的主要部分腿部沿着半导体鳍片302的长度方向并与其平行延伸。绝缘氧化物层305是在半导体层301中形成，用于使FinFET装置300与相同晶圆上所形成的其它装置电绝缘。[0040]如可由图3a至3c领会，相比于本领域对照图lc，可放大具备有效通道长度（当FinFET装置正在主动操作时，沿着由图3b的箭号所指的电流方向）及宽度高度Weff的有效通道区。相比于本领域的FinFET装置，此放大通道区使操作稳定性更高，并且改善驱动电流能力。[0041]如亦可在图3a及3b中看出，半导体鳍片3〇2中形成的接面306是通过氧化物层307例如:包含二氧化硅彼此分开，并且可垂直形成比栅极电极304更高的磊晶生长源极漏极区308及介于通道区与源极漏极区308之间的接面306。从而，有助于通过位于栅极电极304上面的接触部309来接触源极漏极区308,并且源极漏极区与栅极电极304之间的电气短路风险得以通过形成接触部3〇9来降低，如与本领域对照，其中源极漏极区与接面是如栅极电极层在相同平面中实质形成对照图lc。[0042]以上所揭示的特定具体实施例仅属描述性，正如本发明可用本领域技术人员所明显知道的不同但均等方式予以修改并且实践而具有本文教示的效益。举例而言，以上所提出的程序步骤可按照不同顺序来进行。再者，除了如权利要求中所述除外，未意图限制于本文所示构造或设计的细节因此，证实可改变或修改以上揭示的特定具体实施例，而且所有此类变例全都视为在本发明的范畴及精神内。要注意的是，本说明书及所附权利要求中如“第一”、“第二”、“第三”或“第四”之类用以说明各个程序结构的术语，仅当作此些步骤结构节略参考，并且不必然暗喻此些步骤结构的进行形成序列。当然，取决于精准的权利要求语言，可能或可能不需要此类程序的排定顺序。因此，本文寻求的保护是如权利要求书中所提。

权利要求：1.一种半导体装置，包含：半导体层；该半导体层的表面上所形成的多个半导体鳍片；以及该半导体层的该表面上方所形成的多个栅极电极；其中该多个半导体鳍片沿着与该半导体层的该表面平行的第—方向彼此平行延展且垂直于该第一方向的第二方向具有第一高度;以及该多个栅极幅包含沿着錄-方自平行預多个半导侧片麵陳_分特别的是，该第二方向具有比该第一高度更低的第二高度。2.如权利要求1所述的半导体装置，其中该多个栅极电极的该纵向部分的长度大于着该第一方向延展的该多个半导体鳍片的长度。3.如权利要求1所述的半导体装置，更包含介于该多个半导体鳍片与该多个栅极电极的该纵向部分之间的高k介电层。4.如权利要求1臓醉导体赌，其巾该斜臟_是单—臟幢层的部分。5.如权利要求1臟鮮导体駿，其巾各该斜半导觸片包含涵与驗区，并且更包含与该藤与漏眺麵所職的接脑，以及其巾雜脑是鶴第二方向形成于比该第二高度更大的第三高度。6二如权利要求1所述的半导体装置，其中该多个半导体鳍片垂直于该第一与第二方向的第二方向具有宽度，并且其中该多个栅极电极包含在该第三方向与该多个半导体鲭片的该宽度平行的横向部分。7.—种FinFET装置，包含半导体层的表面上与该半导体层的该表面平行的第一方向彼此平行延展所形成的多个半导体鳍片，其中各该多个半导体鳍片包含晶体管通道区；以及栅极电极层，其沿着该第一方向在该多个半导体鳍片之间部分延展，并且特别的是，垂直于该第一方向的第二方向具有比该第二方向的该多个半导体鳍片的高度更低的高度。8.如权利要求7所述的FinFET装置，其中各该多个半导体鳍片是于与该半导体层的该表面平行的平面中通过该栅极电极层的一部分来围蔽。9.如权利要求7所述的FinFET装置，其中各该多个半导体鳍片包含源极区与漏极区。10.如权利要求7所述的FinFET装置，其中各该多个半导体鳍片包含源极与漏极区，并且更包含与该源极与漏极区电接触所形成的接触部，以及其中该接触部是在该栅极电极层上方形成。11.如权利要求7所述的FinFET装置，其中该半导体层是半导体主体衬底的部分。12.如权利要求7所述的FinFET装置，其中该晶体管通道区在该第一方向及该第二方向在该栅极电极层的整个高度上方实质延展。13.—种制造半导体装置的方法，包含：提供半导体层；形成该半导体层的表面上沿着与该半导体层的该表面平行的第一方向彼此平行延展的多个半导体鳍片；以及形成多个栅极电极，其包含沿着该第一方向平行于该多个半导体鳍片延展的纵向部分。14.如权利要求13所述的方法，其中该多个半导体鳍片垂直于该第一方向的第二方向形成有第一高度，而该多个栅极电极在该第二方向形成有比在该第二方向的该多个半导体鳍片的该第一高度更低的第二高度。15.如权利要求I3所述的方法，更包含掺杂各该多个半导体鳍片以在各该多个半导体鳍片中形成源极与漏极区。16.如权利要求I3所述的方法，更包含掺杂各该多个半导体鳍片以在各该多个半导体鳍片中形成源极与漏极区，并且在该多个栅极电极上方的位置形成连至该源极与漏极区的电接触部。17.如权利要求13所述的方法，其中形成该多个半导体鳍片包含蚀刻该半导体层。18.如权利要求13所述的方法，其中形成该多个栅极电极包含在该半导体层上方形成栅极电极层，并且蚀刻该栅极电极层以将该栅极电极层的厚度缩减至比该多个半导体鳍片的高度更低的高度。19.一种形成FinFET装置的方法，包含：蚀刻半导体主体衬底以形成彼此平行的多个半导体鳍片；在该半导体主体衬底上方形成栅极电极层；以及蚀刻该栅极电极层以相邻于该多个半导体鳍片形成所具高度比该多个半导体鳍片的高度更低的栅极电极。20.如权利要求I9所述的方法，其中蚀刻该栅极电极层包含从该多个半导体鳍片的顶端表面移除该栅极电极层的材料，并且该蚀刻导致该栅极电极层在与该半导体主体衬底的蚀刻表面平行的水平平面中实质围蔽各多个该半导体鳍片。

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