申请/专利权人：德克萨斯仪器股份有限公司

申请日：2016-09-06

公开（公告）日：2023-12-12

公开（公告）号：CN107924915B

主分类号：H01L27/06

分类号：H01L27/06;H01L21/8232

优先权：["20150903 US 14/845,112"]

专利状态码：有效-授权

法律状态：2023.12.12#授权;2018.09.04#实质审查的生效;2018.04.17#公开

摘要：在所描述的具有第一PMOS晶体管205和第二PMOS晶体管215的集成电路和方法的示例中，第一PMOS晶体管205具有延伸区210和袋区注入物212并且具有SiGe源极和漏极230，第二PMOS晶体管215不具有延伸区且不具有袋区注入物而具有SiGe源极和漏极230，第一PMOS晶体管205的从SiGe源极和漏极230到栅极的距离C2Gd比第二PMOS晶体管215的从SiGe源极和漏极230到栅极的距离C2Gu大，并且第一PMOS晶体管205的导通电压比第二PMOS晶体管215的导通电压高至少50mV。

主权项：1.一种集成电路，其包括：第一PMOS晶体管，其具有源极和漏极延伸区并具有袋区，所述第一PMOS晶体管包含具有第一SiGe空腔至栅极距离的SiGe源极和漏极；以及第二PMOS晶体管，其不具有源极和漏极延伸区且不具有袋区，所述第二PMOS晶体管包含具有第二SiGe空腔至栅极距离的SiGe源极和漏极；其中，由于所述第一PMOS晶体管中的所述源极和漏极延伸区和袋区以及所述第二PMOS晶体管中没有源极和漏极延伸区和袋区，因此通过使用湿法结晶刻蚀形成所述第一SiGe空腔的刻蚀速度小于通过使用所述湿法结晶刻蚀形成所述第二SiGe空腔的刻蚀速度，从而所述第二SiGe空腔至栅极距离小于所述第一SiGe空腔至栅极距离，使得所述第二PMOS晶体管的导通电压低于所述第一PMOS晶体管的导通电压。

全文数据：用于多阈值PMOS晶体管的嵌入式SiGe工艺技术领域[0001]本发明总体涉及集成电路，并且更特别地涉及具有硅锗源极和漏极扩散的PM0S晶体管。背景技术[0002]嵌入SiGe源极漏极区的技术已经被用于CMOS器件以增加PM0S器件沟道区中的压应力，从而通过提高空穴迁移率来提高器件性能。在这样的工艺流程中，在形成栅极叠层和源极漏极延伸区之后，在PM0S器件的源极漏极区中形成空腔。通常通过多步干法刻蚀工艺以及随后的湿法刻蚀工艺来完成空腔形成。[0003]第一干法刻蚀步骤是第一各向异性干法刻蚀，该步骤被用于蚀穿所沉积的硬掩模层例如，氮化硅）以开始在衬底例如，硅）中刻蚀空腔，接着进行扩大空腔的各向同性千法横向刻蚀干法横向刻蚀）（包括横向朝向PM0S晶体管沟道扩大空腔），接着进行第二各向异性干法刻蚀以限定空腔的底壁。[0004]—般先进行多步干法刻蚀，接着进行湿法结晶刻蚀，这样形成“菱形的”空腔。用于结晶刻蚀的湿法刻蚀剂对衬底材料有晶向选择性，例如包含四甲基氢氧化铵TMAH的刻蚀剂，该刻蚀剂被用于从由多步干法刻蚀处理提供的U形凹槽开始刻蚀衬底。在湿法结晶刻蚀工艺中，晶向的刻蚀速度小于其他晶向（如的刻蚀速度。结果，U形凹槽变成菱形凹槽。[000S]图1A是示出正好在形成SiGe硅锗源极和漏极扩散区之前的处理中的pM0S晶体管的示意图。所示的PM0S晶体管具有包括在衬底102例如硅上的栅电极104的栅极叠层，以及在栅极叠层壁上的侧壁隔离物113和在栅电极104上的硬掩模层例如，氮化娃）i〇6的刻蚀速度。结果，U形凹槽220A和U形凹槽220B变成菱形。[0021]因为硼掺杂延缓了湿法结晶刻蚀，所以正在形成LVPMOS215晶体管的轻掺杂硅没有延伸区和袋区注入物）比通过延伸注入物226而更重掺杂的PM0S晶体管205的硅刻蚀得更快。结果，空腔220B在隔离物216下面比空腔220A在空腔的表面顶部延伸得更远。在侧壁216的厚度大约为20nm和硼扩展区掺杂为1.2X1014cm2的示例性实施例中，在LVPM0S晶体管215上具有轻掺杂衬底时空腔到栅极间隙C2Gu大约是5mn，相比之下，在核心PM0S晶体管205上具有硼掺杂延伸区时空腔到栅极间隙（C2Gd为ISnmoLVPMOS晶体管上的较小C2Gu使p型SiGe连接到LVPM0S晶体管215沟道而不需要延伸注入物。而且，因为SiGe将会更靠近LVPM0S晶体管215上的晶体管沟道，所以应力会增加，另外改善了LVPM0S晶体管的性能。SiGe更靠近晶体管沟道以及缺少袋区注入物的组合降低了LVPM0S晶体管的导通电压。在示例实施例中，LVPM0S晶体管215的导通电压比核心PM0S晶体管205的导通电压低大约200mV。[0022]现在参考图2E，p型掺杂SiGe230被外延生长以分别填充核心PM0S205晶体管上的菱形空腔222A和LVPMOS215晶体管上的菱形空腔222Bj型掺杂SiGe与LVPM0S晶体管的沟道足够近C2Gu以将p型SiGe电连接到LVPM0S晶体管215的沟道而不需要p型延伸注入物，而P型掺杂SiGe离核心PMOS晶体管的沟道太远C2Gd而不能形成电连接。然后可以执行额外的处理以添加深源极和漏极扩散区、硅化物、触点和互连层以完成集成电路。[0023]如果需要的话，可以以低能量注入掺杂物以在注入#^掺杂物时微调LVPM0S晶体管215的导通电压。[00M]仅使，一个延伸区和袋区图案化和注入步骤来同时形成具有SiGe源极和漏极的核心r^os晶体管2〇5和具有SiGe源极和漏极的LvpM〇s晶体管215。与传统方法相比，这节省该传齡法对于核心™〇S205晶体管和LVPM〇S215晶体管要求能的，并且練鞭細細議期1实施例是可

权利要求：1.一种集成电路，其包括：第一PMOS晶体管，其具有源极和漏极延伸区并具有袋区，所述第一PMOS晶体管包含具有第一SiGe空腔至栅极距离的SiGe源极和漏极；以及第二PMOS晶体管，其不具有源极和漏极延伸区且不具有袋区，所述第二PM〇S晶体管包含具有第二SiGe空腔至栅极距离的SiGe源极和漏极；其中所述第二SiGe空腔至栅极距离小于所述第一SiGe空腔至栅极距离，并且其中所述第二PMOS晶体管的导通电压低于所述第一PMOS晶体管的导通电压。2.根据权利要求1所述的集成电路，其中所述第二PMOS晶体管的导通电压比所述第一PMOS晶体管的导通电压低至少50mV。3.根据权利要求1所述的集成电路，其中所述第二PMOS晶体管的导通电压比所述第一PMOS晶体管的导通电压低大约200mV。4.根据权利要求1所述的集成电路，其中所述第一SiGe空腔至栅极距离是所述第二SiGe空腔至栅极距离的大约三倍。5.根据权利要求1所述的集成电路，进一步包括在所述第一PMOS晶体管的栅极上的SiGe隔离物侧壁和在所述第二PMOS晶体管的栅极上的SiGe隔离物侧壁，其中所述SiGe隔离物侧壁是大约20nm，并且其中所述第一SiGe空腔至栅极距离是大约15nm，并且其中所述第二SiGe空腔至栅极距离是大约5nin。6.—种形成集成电路的工艺，其包括：形成第一PMOS晶体管的第一PMOS晶体管栅极，所述第一PMOS晶体管具有与所述第一PMOS晶体管栅极自对准的源极和漏极延伸区注入物和袋区注入物；形成第二PMOS晶体管栅极，而不具有源极和漏极延伸区注入物且不具有袋区注入物；在所述第一PMOS晶体管栅极和所述第二PMOS晶体管栅极上形成SiGe隔离物侧壁；在所述第一PMOS晶体管的源极和漏极区中干法刻蚀与所述SiGe隔离物侧壁自对准的第一U形空腔，并且在所述第二PMOS晶体管的源极和漏极区中干法刻蚀与所述SiGe隔离物侧壁自对准的第二U形空腔；以及使用湿法结晶刻蚀将所述第一U形空腔和所述第二U形空腔分别转换为第一菱形空腔和第二菱形空腔，其中从所述第一菱形空腔到所述第一PMOS晶体管的栅极的距离大于从所述第二菱形空腔到所述第二PMOS晶体管的栅极的距离；其中所述第一PMOS晶体管的导通电压比所述第二PMOS晶体管的导通电压高至少50mV。7.根据权利要求6所述的工艺，其中所述第一PMOS晶体管的导通电压比所述第二PMOS晶体管的导通电压高大约200mV。8.根据权利要求6所述的工艺，其中所述SiGe隔离物侧壁是大约2〇nm。9.根据权利要求6所述的工艺，其中所述SiGe隔离物侧壁是大约2〇nm，并且其中从所述第一菱形空腔到所述第一PMOS晶体管的栅极的距离是大约15nm，并且其中从所述第二菱形空腔到所述第二PMOS晶体管的栅极的距离是大约5nm。10.根据权利要求6所述的工艺，其中所述湿法结晶刻蚀使用四甲基氢氧化铵。11.一种形成集成电路的工艺，其包括：形成第一PMOS晶体管的第一PMOS栅极和第二PMOS晶体管的第二PMOS栅极；形成光刻胶图案，所述光刻胶图案暴露所述第一PMOS晶体管的区域并覆盖所述第二PMOS晶体管的区域；利用所述光刻胶图案，在所述第一PM0S晶体管中注入源极和漏极延伸区，而在所述第二PM0S晶体管中不注入源极和漏极延伸区；利用所述光刻胶图案，在所述第一PM0S晶体管中注入袋区，而不将袋区注入到所述第二PM0S晶体管内；去除所述光刻胶图案；在所述第一PM0S栅极和所述第二PM0S栅极上形成SiGe隔离物侧壁；以及在所述第二PM0S晶体管中不形成源极和漏极延伸区的情况下，在所述第一PM0S晶体管中形成第一SiGe空腔并且在所述第二PM0S晶体管中形成第二SiGe空腔，其中所述第一PM0S晶体管的第一SiGe空腔至栅极间隙大于所述第二PM0S晶体管的第二SiGe空腔至栅极间隙；其中所述第一PM0S晶体管的导通电压比所述第二PM0S晶体管的导通电压高至少50mV。12.根据权利要求11所述的工艺，其中所述第一PMOS晶体管的导通电压比所述第二PM0S晶体管的导通电压高大约200mV。13.根据权利要求11所述的工艺，其中所述SiGe隔离物侧壁是大约20nm。14.根据权利要求11所述的工艺，其中所述SiGe隔离物侧壁是大约20nm，并且其中所述第一SiGe空腔至栅极间隙是大约15nm，并且其中所述第二SiGe空腔至栅极间隙是大约5nm。15.根据权利要求11所述的工艺，其中所述第一SiGe空腔和所述第二SiGe空腔是菱形的并且由以下工艺形成：在所述第一PMOS晶体管的源极和漏极区中干法刻蚀与所述SiGe隔离物侧壁自对准的第一U形空腔，并且在所述第二PMOS晶体管的源极和漏极区中干法刻蚀与所述SiGe隔离物侧壁自对准的第二U形空腔；以及执行湿法结晶刻蚀以将所述第一U形空腔和所述第二U形空腔分别转换为第一菱形空腔和第二菱形空腔，其中所述湿法结晶刻蚀在表面处横向刻蚀所述第二U形空腔比横向刻蚀所述第一U形空腔更快，以形成比所述第二pM0S晶体管的所述第二SiGe空腔至栅极间隙更大的所述第一PMOS晶体管的所述第一SiGe空腔至栅极间隙。16.根据权利要求lf5所示的工艺，其中所述湿法结晶刻蚀使用四甲基氢氧化铵。

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