申请/专利权人：英特尔公司

申请日：2016-11-16

公开（公告）日：2023-12-26

公开（公告）号：CN108292660B

主分类号：H10B43/35

分类号：H10B43/35;H10B43/27

优先权：["20151215 US 14/970288"]

专利状态码：有效-授权

法律状态：2023.12.26#授权;2019.01.11#实质审查的生效;2018.07.17#公开

摘要：一种形成存储器结构的方法（图3i‑3j），包括：提供分层半导体衬底（304），其具有接触区（302）、接触区上的源极选择栅极（306、SGS）层和SGS层上的半导体层的层叠堆叠（308）；在半导体衬底的层叠堆叠上形成漏极选择栅极（312、SGD）层；在SGD层上形成氮化物隔离层（314）；在氮化物隔离层上形成氧化物隔离层（316）；从氧化物隔离层向半导体衬底的接触区中蚀刻柱沟槽；从接触区至少到氮化物隔离层中在柱沟槽中形成中心柱（318、320、322）；通过蚀刻氧化物隔离的在柱沟槽周围的侧壁来暴露氮化物隔离层的顶表面的一部分从而形成插头凹槽（328、330）；在插头凹槽中形成T插头（332）；以及在T插头上形成电气接触（336）以使得该T插头（332）提供抵抗从电气接触（336）到SGD层（312）的电气短路的阻挡部。

主权项：1.一种形成存储器结构的方法，包括：提供分层半导体衬底，所述分层半导体衬底具有接触区、接触区上的源极选择栅极（SGS）层和源极选择栅极层上的半导体层的层叠堆叠；在半导体衬底的层叠堆叠上形成漏极选择栅极（SGD）层；在漏极选择栅极层上形成氮化物隔离层；在氮化物隔离层上形成氧化物隔离层；从氧化物隔离层向半导体衬底的接触区中蚀刻柱沟槽；从接触区至少到氮化物隔离层中在柱沟槽中形成中心柱；通过蚀刻氧化物隔离的在柱沟槽周围的侧壁来暴露氮化物隔离层的顶表面的一部分从而形成插头凹槽；在插头凹槽中形成T插头，其中所述T插头延伸到所述氧化物隔离层中并且在所述氮化物隔离层的顶表面的所述部分之上延伸；以及在T插头上形成电气接触以使得该T插头提供抵抗从该电气接触到漏极选择栅极层的电气短路的阻挡部。

全文数据：具有减少的位线到漏极选择栅极短路的存储器装置和系统及相关联的方法技术领域[0001]本发明涉及具有减少的位线到漏极选择栅极短路的存储器装置和系统及相关联的方法。背景技术[0002]存储器结构是向各种各样的电子装置提供数据储存storage的集成电路。存储器可以包括当掉电时丢失所储存的信息的易失性存储器结构例如RAM-随机存取存储器）、和即使当掉电时也保留所储存的信息的非易失性存储器结构。这样的非易失性存储器的一个示例是闪速存储器。非易失性闪速存储器可以用在各种各样的便携式装置中，并且当将数据从一个电子装置传递至在物理传递期间没有供应电力的另一个电子装置时能够有益于使用。附图说明[0003]图1是示例性3DNAND存储器装置的横截面视图；图2是用于制作示例性3DNAND存储器装置的方法步骤的图解；图3a是示例性3DNAND存储器装置在制造期间的横截面视图；图3b是示例性3DNAND存储器装置在制造期间的横截面视图；图3c是示例性3DNAND存储器装置在制造期间的横截面视图；图3d是示例性3DNAND存储器装置在制造期间的横截面视图；图3e是示例性3DNAND存储器装置在制造期间的横截面视图；图3f是示例性3DNAND存储器装置在制造期间的横截面视图；图3g是示例性3DNAND存储器装置在制造期间的横截面视图；图3h是示例性3DNAND存储器装置在制造期间的横截面视图；图3i是示例性3DNAND存储器装置在制造期间的横截面视图；图3j是具有偏离中心BL接触的3DNAND存储器装置的横截面视图；以及图4是示例性计算系统的示意图。具体实施方式[0004]尽管为了说明的目的，下面的详细描述包含许多特性，但是本领域普通技术人员将认识到可以做出对下面的细节的许多变化和更改，并且将所述许多变化和更改视为包括在本文中。[0005]因此，在没有所阐述的任何权利要求的一般性的任何损失的情况下，并且在不对所阐述的任何权利要求施加限制的情况下，阐述了以下实施例。还要理解，本文中使用的术语仅用于描述特定实施例的目的，并且不意图是限制性的。除非另外限定，否则本文中使用的所有技术和科学术语具有与本公开内容所属于的领域的普通技术人员通常理解的相同的含义。[0006]在该申请中，“包括”、“包括有”、“含有”和“具有”等等能够具有在美国专利法中赋予它们的含义并且能够意指“包含”、“包含有”等等，并且通常被解释为是开放式术语。术语“由……组成”或“由……构成”是封闭术语，并且仅包括结合这样的术语明确列出的部件、结构、步骤等等，以及根据美国专利法的那些。“基本上由……组成”或“基本上由……构成”具有通常由美国专利法赋予它们的含义。特别地，这样的术语通常是封闭术语，除了允许包括不实质上影响结合其使用的（一个或多个物品（item的基本和新颖特性或功能的附加物品、材料、部件、步骤或元件之外。例如，存在于合成物中但不影响合成物性质或特性的微量元素，如果根据语言“实质上由……组成”存在，则即使没有明确记载在这样的术语之后的物品的列表中，也将是容许的。当在该说明书中使用开放式术语比如在该说明书中的使用“包括”或“包含”）时，要理解也应该直接支持语言“实质上由••••••组成，，以及语言“由……组成”，好像明确说明这两个语言那样，并且反之亦然。[0007]在本描述和权利要求中的术语“第一”、“第二”、“第三”、“第四”等等如果有的话）被用来区分相似元件，并且不一定用于描述特定顺序或按时间顺序的次序。要理解这样使用的术语在适当情况下是可互换的以使得本文中描述的实施例例如能够按不同于所图示或以其他方式在本文中描述的那些的顺序来操作。类似地，如果一种方法在本文中被描述为包括一系列步骤，则如在本文中呈现的这样的步骤的次序不一定是这样的步骤可被执行所用的仅有的次序，并且所陈述的步骤中的某些有可能可以被省略，和或在本文中没有被描述的某些其他步骤有可能可以被添加至该方法。[0008]在本描述和权利要求中的术语“左”、“右”、“前”、“后”、“顶”、“底”、“在……之上”、“在……之下”等如果有的话被用于描述性目的并且不一定用于描述永久相对位置。要理解这样使用的术语在适当情况下是可互换的以使得本文中描述的实施例例如能够以不同于所图示的或以其他方式在本文中描述的那些的取向来操作。[0009]如在本文中使用的，当结合装置或工艺的描述使用时，“增强的”、“改进的”、“性能增强的”、“升级的”等等指的是如下装置或工艺的特性:所述装置或工艺与先前已知的装置或工艺相比提供到可测定的程度地更好的形式或功能。这既适用于装置或工艺中各个部件的形式和功能，又适用于这样的装置或工艺作为整体的形式和功能。[0010]如在本文中使用的，“賴合的”指的是一个物品与另一个物品之间的连接或附接的关系，并且包括直接或间接连接或附接的关系。任何数目的物品，诸如材料、部件、结构、层、装置、物体等等，都可以被耦合。耦合可以包括物理耦合、电气耦合、热耦合、功能耦合等等。[0011]如在本文中使用的，“直接耦合”指的是一个物品和另一个物品之间的物理连接或附接的关系，在这里所述物品具有至少一个直接物理接触或以其他方式互相触摸的点。例如，当将一个材料层沉积在另一个材料层上或者使一个材料层抵靠着另一个材料层沉积时，所述层可以被称为直接耦合。[0012]本文中被描述为彼此“邻近”的物体或结构可以彼此物理接触、彼此紧密接近、或处于与彼此相同的一般区或区域中，针对在其中使用该短语的上下文酌情而定。[0013]如在本文中使用的，术语“大体上”指的是动作、特性、属性、状态、结构、物品或结果的完全或几乎完全的范围或程度。例如，“大体上”封闭的物体将意指对象是完全封闭的或几乎完全封闭的。在某些情况下，偏离绝对完全性的确切的可允许程度可能取决于具体的上下文。然而，一般而言，对完全的接近度将是以使得具有与获得绝对且全部的完全相同的总体结果。当用在否定的内涵中时，“大体上”的使用同样适用以指的是完全或几乎完全没有行动、特性、属性、状态、结构、物品或结果。例如，“大体上无”颗粒的合成物将完全没有颗粒或者如此几乎完全没有颗粒以致效果将与它完全没有颗粒相同。换言之，“大体上无”成分或元素的合成物实际上仍可以包含这样的物品，只要不存在其可测量的影响。[0014]如在本文中使用的，术语“大约”被用来通过规定给定值可以“略高于”或“略低于”端点来提供数值范围端点的灵活性。然而，要理解，即使当在本说明书中结合具体数字值来使用术语“大约”时，也提供对除“大约”术语之外记载的确切数字值的支持。[0015]如在本文中使用的，为了方便起见，可能在共同列表中呈现多个物品、结构元素、组成元素和或材料。然而，应该好像列表的每个成员都各自被标识为单独且唯一的成员那样来解释这些列表。因此，在没有相反指示的情况下，这样列表中的各个成员都不应该仅仅基于它们在共同群组中的呈现而被解释为事实上等同于同一列表的任何其他成员。[0016]在本文中可以以范围格式表述或呈现浓度、量和其他数字数据。要理解，仅仅为了方便和简洁起见而使用这样的范围格式，并且因此这样的范围格式应该被灵活地解释为不仅包括明确记载为范围的限制的数字值，而且包括包含在该范围内的所有各个数字值或子范围，好像每个数字值和子范围被明确记载一样。作为说明，“大约1至大约5”的数字范围应该被解释为不仅包括大约1至大约5的明确记载的值，而且包括在所指示的范围内的各个值和子范围。因此，包括在该数字范围中的是诸如2、3和4的各个值以及诸如从1到3、从2到4和从3到5等等的子范围，以及单独地1、1.5、2、2.3、3、3.8、4、4.6、5和5.1。[0017]该相同原则适用于将仅一个数字值记载为最小值或最大值的范围。此外，这样的解释应该适用，不管正被描述的特性或范围的宽度如何。[0018]遍及该说明书对“示例”的参考意指结合该示例描述的特定特征、结构或特性被包括在至少一个实施例中。因此，短语“在一个示例中”在遍及该说明书的各种地方的出现不一定都指的是同一实施例。[0019]示例实施例下面提供技术实施例的初始概述，并且然后更详细地描述具体技术实施例。该初始总结意图帮助读者更迅速地理解技术，但是不意图标识关键或必不可少的技术特征，也不意图限制要求保护的主题的范围。[0020]本主题关于闪速存储器，诸如三维3D闪速存储器阵列装置、系统，以及相关联的方法。闪速存储器是如下存储器技术:所述存储器技术利用以某一阵列形式布置的多个存储器单元，在这里每个存储器单元都能够存储二进制数据。典型的存储器单元类似场效应晶体管FET，其具有控制存储器单元的源极区和漏极区之间的电荷载流子沟道的电气导通的导电浮动（即电气隔离栅极。更具体地，该浮动栅极定位于金属氧化物硅FETM0SFET的控制栅极和沟道之间，并且非导电材料例如氮化物促进控制栅极和电荷载流子沟道之间的电荷储存。所储存的数据由浮动栅极上的电荷的量来表示，并且照此，该源极和漏极之间的电阻可以被用来读取储存在浮动栅极中的二进制值。[0021]闪存架构的一个示例是NAND闪存，其一般包括以类似于NAND栅极的布置连接的多个存储器单元。在一个实施例中，一组或一串存储器单元串联一一源极至漏极连接，以使得每个控制栅极都耦合至字线WL。选择栅极可以将该串存储器单元在一端处耦合至源极线并且在另一端处耦合至位线BL。在3D闪存阵列的一个示例中，可以在导电柱周围布置多串存储器单元，以使得在每串存储器单元中沿着该柱的长度布置源极、沟道和漏极。在一个结构布置中，这些垂直NAND串可以在底端处经由源极选择栅极SGS耦合至源极线，并且在顶端处经由漏极选择栅极SGD耦合至BL。[0022]当制造这样的存储器装置时的一个潜在缺陷是短路，该短路可以作为在BL和SGD之间形成接触的结果而引起。在一个实施例中，目前描述的方案部分通过将氮化物氧化物膜堆叠用作S⑶之上的原位蚀刻掩模来提供一种阻止BL-SGD短路的自停止部。至少一部分氧化物是通过冲孔工艺而保存的，其可以充当第二掩模层。在后续处理期间，当被湿法蚀刻时氮化物氧化物堆叠的配置形成阶梯状凹陷。当凹陷被填充时，形成诸如T多晶硅polysilicon或T多晶硅poly插头之类的T插头。该T多晶硅插头因此至少在BL和SGD之间形成接触期间保护SGD和导电柱之间的界面。[0023]要指出，虽然该说明书主要描述单片流程设计，但是所公开的技术也延伸到基线流程，并且照此，单片、基线或任何其他潜在存储器设计都被认为在本范围内。[0024]如在图1中示出的，例如，存储器装置100的一个实施例可以包括设置在源极层104上的SGS层，该源极层104进而设置在衬底层106上。在一些实施例中，源极绝缘层108可以定位于SGS层102和源极层104之间。在有或没有源极绝缘层108的情况下，源极层104都可以被称为接触区，在该接触区上设置SGS层。半导体层的层叠堆叠层叠堆叠）110设置在SGS层102上。[0025]该衬底层106可以包括一个或多个层，并且可以是主要具有支撑目的的衬底或更复杂的结构，诸如具有在其中的金属化线、金属化线它们自己、底层存储器阵列、掺杂区等等的衬底。在一个具体实施例中，该衬底可以是硅晶圆或层。在另一具体实施例中，该衬底可以是氧化物层、氮化物层、氧化物和氮化物在一层中的组合等等。该源极层104可以是由任何有用导电材料诸如半导体、金属等等包括其组合物和混合物）组成的层。在一个实施例中，该源极层104可以包括掺杂或重掺杂硅，诸如例如多晶硅。在另一实施例中，该源极层104可以包括硅化物，包括自对准硅化物、多硅结构等等。在一个具体实施例中，该源极层104可以包括WSix。该源极层104可以另外是形成存储器阵列的源极线的导电和非导电区的层。[0026]如已经描述的，该SGS层102可以是将源极层104耦合至层叠堆叠110内的多个电荷储存装置112的M0SFET选择栅极。如上面描述的，该SGS层102可以通过源极绝缘层108与源极层104电气隔离。能够实现在两个材料层之间的电气绝缘并且能够利用在存储器装置中的任何材料都被认为在本范围内。然而，在适当的情况下，对于绝缘层i〇8以及装置中的任何其他绝缘层的非限制性示例可以包括氧化物层、氮化物层、氧化物和氮化物在一层中的组合等等。[0027]返回图1，该存储器装置可以另外包括至少从源极层104延伸穿过SGS层1〇2和层叠堆叠110的柱或沟道114。在一些实施例中，该柱114可以由任何适合的导体或半导体材料构成，该材料可以包括单种或多种不同的材料。非限制性示例可以包括硅、多晶硅、镓、砷化镓等等包括其组合物）。在一些实施例中，柱材料可以包括半导体材料。在其他实施例中，还可以掺杂该半导体材料。在一些实施例中，该柱材料可以包括导电金属、金属混合物、金属合金等等。另外，在一个实施例中，该柱可以包括氧化物材料。在一些情况下，这样的氧化物材料可以涂覆有导电或半导体沟道层。该柱可以是圆柱状的或非圆柱状的。非圆柱状的柱的一个示例是图1中示出的锥形柱114。[0028]在与SGS层102相对的层叠堆叠11〇上形成SGD层116,之后是一个或多个绝缘层。在图1中示出的实施例中，该绝缘层被示出为SGD层116上的氮化物隔离层118和设置在氮化物隔离层118上的氧化物隔离层120。在一些实施例中，可以在氮化物隔离层丨丨心％!层116、或^者中形成介质阻挡部122。该SGD层lie可以包括将多个电荷储存装置11〇耦合至BL未被示出）的MOSFET选择栅极。[0029]在柱114上形成T形插头或T插头124,并且将其定位成在形成BL和SGD层之间的接触期间保护SGD层和导电柱之间的界面。可以由T插头到覆盖SGD层116的绝缘材料的一部分中^延伸部分126或法兰状突出部来提供另外的保护。在图丨中示出的实施例中，到氧化物隔离层120中并且在氮化物隔离层118的上表面的一部分之上的延伸部分126在柱114的边缘周围。该T插头可以包括任何数目的材料，并且能够保护SGD层116以免形成至BL的短路的任何材料其与这样的存储器装置兼容被视为在本范围内。在一个实施例中，该T插头可以包括半导体材料，并且可以被称为半导体插头。非限制性示例可以包括硅、多晶硅、镓、砷化镓等等包括其组合物）。在一个具体实施例中，该T插头可以包括多晶硅。虽然该T插头可以未被掺杂，但是在一些实施例中该T插头可以被掺杂或被重掺杂。此外，该T插头可以包括与柱114相同的材料或者与柱114不同的材料。在一个实施例中，例如T插头和柱二者或者至少柱的沟道可以被掺杂。例如，该T插头可以是n型的并且柱可以是p型的，或者反之亦然。[0030]可以跨T插头124和氧化物隔离层120设置面涂或帽层128,并且BL接触130定位于T插头124之上，且在一些实施例中BL接触130定位到T插头124中。该BL接触130因此提供从多个电荷储存装置112通过柱114并且至BL的电气连接。要指出，该柱114可以包括各种层、沟道等等，为了清楚起见其在图1中没有被示出。另外，在一个实施例中，帽层128可以是氧化物层。[0031]在另一不例实施例中，提供一种形成存储器结构的方法，如在图2中示出的。这样的方法可以包括:2〇2提供分层半导体衬底，其具有接触区、接触区上的SGS层和SGS层上的半导体层的层叠堆叠;204在半导体衬底的层叠堆叠上形成SGD层;206在SGD层上形成氮化物隔离层；以及2〇8在氮化物隔离层上形成氧化物隔离层。该方法可以进一步包括:21〇从氧化物隔离层向半导体衬底的接触区中蚀刻柱沟槽;212从接触区至少到氮化物隔离层中在柱沟槽中形成半导体柱;214通过蚀刻氧化物隔离的在柱沟槽周围的侧壁来暴露氮化物隔离层的顶表面的一部分从而形成插头凹槽;216在插头凹槽中形成半导体插头;和218在半导体插头上形成电气接触，以使得该半导体插头提供抵抗从SGD层到该电气接触的电气短路的阻挡部。[0032]图3a_i不出根据一个发明实施例的在制造工艺期间的一系列点处的存储器装置。除非另外指出，否则用于制造存储器装置的各种结构元件的技术是公知的，并且一旦拥有本说明书，所述技术对于本领域普通技术人员来说就将是容易显而易见的。图3a示出分层半导体衬底301，其包括设置在衬底3〇4上的源极或接触区3〇2、在源极区302上的SGS层306、以及在SGS层306上的半导体层的层叠堆叠308,以及在一些情况下在SGS层306和源极区302之间的源极绝缘层310。在半导体层的层叠堆叠308上形成SGD层312,在SGD层312上形成氮化物隔离层314,并且在氮化物隔离层314上形成氧化物隔离层316。[0033]图3b示出蚀刻到图3a的结构中的、从氧化物隔离层316延伸到源极区302中的沟槽31S。沿着沟槽318的内侧形成沟槽氧化物层320,并且在沟槽氧化物层320之上形成牺牲衬里322以在冲孔蚀刻工艺期间保护沟槽氧化物。在冲孔蚀刻之后，移除该牺牲衬里322以暴露沟槽氧化物层320,并且如在图3c中示出的那样在沟槽氧化物层320之上施加掺杂的中空沟道DHC层3M。在一些实施例中，在氧化物隔离层316的上表面之上施加DHC层材料。用材料填充沟槽318以形成存储器装置的中心柱326。取决于具体的工艺设计和后续处理步骤，可以将中心柱形成到沟槽中的各种水平。在一个实施例中，例如该沟槽中的中心柱从接触区内至少延伸到氮化物隔离层的顶表面。在另一实施例中，该沟槽中的中心柱从接触区内至少延伸到氧化物隔离层中。在另一实施例中，该中心柱从接触区内延伸到氧化物隔离层的顶表面上。在一些实施例中，坯在氧化物隔离层316的上表面的至少一部分之上施加填充物filler材料即沟槽填充材料或中心柱材料），或者在一些情况下还在涂覆氧化物隔离层316的DHC层材料324之上施加该填充物材料。虽然任何有用材料都可以被利用作为用来形成柱326的填充物材料，但是在一个具体方面中该填充物材料可以是旋涂氧化物SOD填充物。图3d示出在移除填充物材料和中心柱326以暴露设置在氧化物隔离层316上的DHC层材料324的情况下的结构。[0034]如在图3e中示出的，DHC层材料324被移除以暴露氧化物隔离层316的上表面，并且连同中心柱326—起被回蚀到氧化物隔离层316和氮化物隔离层314之间的界面。如在图3f中示出的，然后可以通过蚀刻氧化物隔离层316的在中心柱326周围的侧壁来暴露氮化物隔离层3丨2的上或顶表面328的一部分从而形成插头凹槽。[0035]另外，中心柱326的一部分33〇被回蚀，以暴露DHC层材料324的侧壁330。用于移除氧化物隔离层和中心柱的任何已知工艺都被视为在本范围内。在一些示例实施例中，可以利用各种湿法或干法蚀刻程序。在一个示例中，可以使用缓冲氧化物蚀刻剂。缓冲氧化物蚀刻剂通常包括酸性物诸如氢氟酸和缓冲剂诸如氟化铵）。另外，虽然基于各种设计参数来预期对于插头凹槽的各种配置，但是在一个实施例中，中心柱凹槽的深度大致等于氧化物隔离蚀刻的距离。因此，平衡横向和垂直蚀刻距离可以是有益的。[0036]在一个实施例中，如图3g中示出的，利用插头材料来填充插头凹槽以形成T插头332。另外，可以跨氧化物隔离层316的上表面来施加插头材料，除了其他许多东西之外，这还可以增加装填物fill在插头凹槽的上边缘周围的完整性。如在图3h中示出的，可以移除沿着氧化物隔离层316的上表面存在的插头材料。然后可以将氧化物隔离层316和T插头的暴露表面用作用于帽层334诸如例如氧化物帽层的着陆层。如上面描述的，该插头材料可以与中心柱材料相同或不同，只要该材料至少能够提供抵抗BL到SGD层短路的保护。另夕卜，取决于存储器装置的设计，该T插头332可以是掺杂或未掺杂的。[0037]图3i示出在T插头332上形成的电气或BL接触336，其可以在沉积帽层334之前或之后形成。该BL接触336提供从BL至存储器装置的电气稱合。如可以在图3i中看到的，T插头332的延伸顶表面提供抵抗在BL接触形成期间短路形成在BL和SGD之间的保护，即使对于其中BL接触从T插头显著偏离中心的那些情形。例如，图3j示出偏离中心BL接触的一个示例。[0038]可以在具有NAND存储器的任何装置或系统中利用实施例。虽然预期任何类型或配置的装置或计算系统都在本范围内，但是非限制性示例可以包括膝上型计算机、CPU系统、平板计算机、智能电话、SoC系统、服务器系统、联网系统、储存系统、高容量存储器系统、或任何其他计算系统。[0039]计算系统的一个示例可以包括如描述的、具有布置在半导体层的层叠堆叠内并且沿着中心柱取向的电荷储存装置的阵列的存储器装置中的一个或多个。如在图4中示出的，将该一个或多个存储器装置统称为存储器阵列402。多个WL404跨阵列耦合至电荷储存装置的群组，并且多个BL406跨阵列耦合至电荷储存装置的群组，以使得每个电荷储存装置都在阵列中通过WL和BL的组合来唯一地寻址。该系统还可以包括电气耦合至存储器装置并且被配置成执行各种各样的功能的电路408,除了其他许多东西之外，所述功能包括生成存储器控制命令、对阵列中的电荷储存装置寻址、以及读取每个电荷储存装置的状态。该系统可以进一步包括耦合至该电路的功率源410、处理器412和存储器控制器414,该存储器控制器414被配置成控制存储器装置的读取写入操作和寻址，并且与处理器412通信。该电路还可以包括耦合至WL404的行电路416和耦合至BL406的列电路418,以使得列电路和行电路被配置成对存储器阵列402中的多个电荷储存装置寻址。[0040]此外，在一个实施例中，除了存储器阵列402之外该系统可以进一步包括附加的存储器420，在这里该附加存储器420被耦合至存储器控制器414。该存储器控制器可以是通过任何其他适当的技术集成到处理器中或者实施到系统中的不同控制器。该附加存储器420可以包括易失性和或非易失性存储器，并且可以进一步包括任何装置、装置的组合、电路等等，其能够存储、存取、组织和或检索数据。非限制性示例包括SAN储存区域网络）、云储存网络、易失性或非易失性RAM、相变存储器、光学介质、硬盘驱动类型的介质等等包括其组合物）。[0041]该系统可以另外包括用于系统的各种部件之间的连通性的局部通信接口422。例如，按可能期望的，该局部通信接口可以是局部数据总线和或任何相关的地址或控制总线。[0042]该系统可以包括用于控制系统的各种IO功能以及用于至系统外部的装置的IO连通性的IO接口424。还可以包括用于网络连通性的网络接口，或者作为单独接口或者作为IO接口的一部分。该网络接口可以控制在系统内以及在系统外部二者的网络通信。该网络接口可以包括有线接口、无线接口、蓝牙接口、光学接口等等包括其适当组合物）。此外，该系统可以另外包括用户接口、显示装置以及将对于这样的系统有益的各种其他部件。[0043]处理器412可以是单个或多个处理器，并且存储器420和存储器阵列402可以是单个或多个存储器。本地通信接口422可以被用作用来促进单个处理器、多个处理器、单个存储器、多个存储器、各种接口等等中处于任何有用组合的任一些之间的通信的路径。[0044]该附加存储器420可以指的是易失性或非易失性存储器装置。在一个实施例中，例如非易失性存储器装置是块可寻址存储器装置，诸如NAND或N0R技术。因此，存储器装置还可以包括未来世代的非易失性装置，诸如三维交叉点存储器装置或其他字节可寻址非易失性存储器装置。在一个实施例中，该存储器装置可以是或者包括多阈值等级NAND闪速存储器或N0R闪速存储器。[0045]下面的示例关于具体实施例，并且指出可以在实现这样的实施例中使用或以其他方式组合的具体特征、元件或步骤。[0046]示例下面的示例关于具体实施例，并且指出可以在实现这样的实施例中使用或以其他方式组合的具体特征、元件或步骤。[0047]在一个示例中，提供了一种形成存储器结构的方法，包括：提供分层半导体衬底，所述分层半导体衬底具有接触区、接触区上的源极选择栅极SGS层和SGS层上的半导体层的层叠堆叠；在半导体衬底的层叠堆叠上形成漏极选择栅极SGD层；在SGD层上形成氮化物隔离层；在氮化物隔离层上形成氧化物隔离层；从氧化物隔离层向半导体衬底的接触区中蚀刻柱沟槽；从接触区至少到氮化物隔离层中在柱沟槽中形成中心柱；通过蚀刻氧化物隔离的在柱沟槽周围的侧壁来暴露氮化物隔离层的顶表面的一部分从而形成插头凹槽；在插头凹槽中形成T插头；以及在T插头上形成电气接触以使得该T插头提供抵抗从该电气接触到SGD层的电气短路的阻挡部。[0048]在用于形成存储器结构的方法的一个示例中，在柱沟槽中形成中心柱从接触区内至少延伸到氮化物隔离层的顶表面。[0049]在用于形成存储器结构的方法的一个示例中，在柱沟槽中形成中心柱从接触区内至少延伸到氧化物隔离层中。[0050]在用于形成存储器结构的方法的一个示例中，在柱沟槽中形成中心柱从接触区内延伸到氧化物隔离层的顶表面上。[0051]在用于形成存储器结构的方法的一个示例中，形成插头凹槽进一步包括从氧化物隔离层的顶表面蚀刻中心柱材料。[0052]在用于形成存储器结构的方法的一个示例中，形成T插头进一步包括：在插头凹槽中且跨氧化物隔离层的顶表面形成T插头;以及移除T插头的一部分以暴露氧化物隔离层的顶表面。[0053]在用于形成存储器结构的方法的一个示例中，该方法进一步包括跨T插头和氧化物隔离层形成氧化物顶层。[0054]在用于形成存储器结构的方法的一个示例中，形成电气接触进一步包括穿过氧化物顶层在T插头上形成电气接触。[0055]在用于形成存储器结构的方法的一个示例中，该半导体衬底进一步包括在半导体层的层叠堆叠内沿着中心柱取向的电荷储存装置的阵列。[0056]在用于形成存储器结构的方法的一个示例中，该中心柱是p型的并且T插头是!!型的。[0057]在用于形成存储器结构的方法的一个示例中，该中心柱和T插头是多晶硅。[0058]在一个示例中，提供了一种存储器装置，包括：接触区；设置在接触区上的源极选择栅极SGS层；设置在SGS层上的半导体层的层叠堆叠；设置在半导体层的层叠堆叠上的漏极选择栅极SGD层；设置在SGD层上的氮化物隔呙层；设置在氮化物隔离层上的氧化物隔离层；从接触区内延伸到沿着氮化物隔离层的边缘的一个位置的中心柱；设置在中心柱上并且延伸到氧化物隔离层的顶表面的T插头，该T插头进一步跨围绕中心柱的氮化物隔离层的顶表面的近端部分延伸；以及电气接触，该电气接触被设置在T插头上以使得该T插头提供抵抗从该电气接触到SGD层的电气短路的阻挡部。[0059]在存储器装置的一个示例中，该装置进一步包括跨氧化物隔离层和T插头设置的氧化物顶层，其中该电气接触穿过氧化物顶层延伸到T插头。[0060]在存储器装置的一个示例中，该装置进一步包括在半导体层的层叠堆叠内沿中心柱取向的电荷储存装置的阵列。[0061]在存储器装置的一个示例中，该中心柱是p型的并且T插头是n型的。[0062]在存储器装置的一个示例中，该中心柱和T插头是多晶硅。[0063]在一个示例中，提供了一种计算系统，包括：根据权利要求I2所述的存储器装置中的一个或多个，进一步包括布置在半导体层的层叠堆叠内并且沿着中心柱取向的电荷储存装置的阵列；跨阵列耦合至电荷储存装置的群组的多个金属化字线；跨阵列耦合至电荷储存装置的群组的多个金属化位线;以使得每个电荷储存装置都在阵列中通过字线和位线的组合被唯一地寻址;以及电气耦合至存储器装置并且被配置成执行以下各项的电路：生成存储器控制命令；对阵列中的电荷储存装置寻址；以及读取每个电荷储存装置的状态。[00M]在计算系统的一个示例中，该系统进一步包括耦合至电路的功率源。[0065]在计算系统的一个示例中，该电路进一步包括被配置成控制存储器装置的IO操作的IO电路。[0066]在计算系统的一个示例中，该IO电路被配置成与处理器通信。[0067]在计算系统的一个示例中，该电路进一步包括：奉禹合至字线的订电路；以及耦合至位线的列电路，该列电路和行电路被配置成对阵列中的多个电荷储存装置寻址。[0068]在计算系统的一个示例中，该电路进一步包括读取写入电路，其被耦合至行电路和列电路并且被配置成控制去到和来自阵列的电荷储存装置的读取和写入命令。[0069]虽然前述示例在一个或多个特定应用中说明了发明实施例的原理，但是对于本领域普通技术人员将显而易见的是，可以在没有运用创造力的情况下并且在不脱离本公开内容的原理和概念的情况下做出实施方式的形式、使用和细节方面的许多修改。

权利要求：1.一种形成存储器结构的方法，包括：提供分层半导体衬底，所述分层半导体衬底具有接触区、接触区上的源极选择栅极SGS层和SGS层上的半导体层的层叠堆叠；在半导体衬底的层叠堆叠上形成漏极选择栅极SGD层；在SGD层上形成氮化物隔离层；在氮化物隔离层上形成氧化物隔离层；从氧化物隔离层向半导体衬底的接触区中蚀刻柱沟槽；从接触区至少到氮化物隔离层中在柱沟槽中形成中心柱；通过蚀刻氧化物隔离的在柱沟槽周围的侧壁来暴露氮化物隔离层的顶表面的一部分从而形成插头凹槽；在插头凹槽中形成T插头；以及在T插头上形成电气接触以使得该T插头提供抵抗从该电气接触到SGD层的电气短路的阻挡部。2.根据权利要求1所述的方法，其中在柱沟槽中形成中心柱从接触区内至少延伸到氮化物隔离层的顶表面。3.根据权利要求1所述的方法，其中在柱沟槽中形成中心柱从接触区内至少延伸到氧化物隔离层中。4.根据权利要求1所述的方法，其中在柱沟槽中形成中心柱从接触区内延伸到氧化物隔离层的顶表面上。5.根据权利要求4所述的方法，其中形成插头凹槽进一步包括从氧化物隔离层的顶表面蚀刻中心柱材料。6.根据权利要求1所述的方法，其中形成T插头进一步包括：在插头凹槽中且跨氧化物隔离层的顶表面形成T插头；以及移除T插头的一部分以暴露氧化物隔离层的顶表面。7.根据权利要求1所述的方法，进一步包括跨T插头和氧化物隔离层形成氧化物顶层。8.根据权利要求7所述的方法，其中形成电气接触进一步包括穿过氧化物顶层在T插头上形成电气接触。9.根据权利要求1所述的方法，其中该半导体衬底进一步包括在半导体层的层叠堆叠内沿着中心柱取向的电荷储存装置的阵列。10.根据权利要求1所述的方法，其中该中心柱是P型的并且T插头是n型的。11.根据权利要求1所述的方法，其中该中心柱和T插头包括多晶硅。12.—种存储器装置，包括：接触区；设置在接触区上的源极选择栅极SGS层；设置在SGS层上的半导体层的层叠堆叠；设置在半导体层的层叠堆叠上的漏极选择栅极SGD层；设置在SGD层上的氮化物隔离层；设置在氮化物隔离层上的氧化物隔离层；从接触区内延伸到沿着氮化物隔离层的边缘的一个位置的中心柱；设置在中心柱上并且延伸到氧化物隔离层的顶表面的T插头，该T插头进一步跨围绕中心柱的氮化物隔离层的顶表面的近端部分延伸；以及电气接触，该电气接触被设置在T插头上以使得该T插头提供抵抗从该电气接触到SGD层的电气短路的阻挡部。13.根据权利要求12所述的装置，进一步包括跨氧化物隔离层和T插头设置的氧化物顶层，其中该电气接触穿过氧化物顶层延伸到T插头。14.根据权利要求12所述的装置，进一步包括在半导体层的层叠堆叠内沿中心柱取向的电荷储存装置的阵列。15.根据权利要求I2所述的装置，其中该中心柱是p型的并且T插头是n型的。16.根据权利要求12所述的方法，其中该中心柱和T插头包括多晶硅。17.—种计算系统，包括：根据权利要求12所述的存储器装置中的一个或多个，进一步包括布置在半导体层的层叠堆叠内并且沿着中心柱取向的电荷储存装置的阵列；跨阵列耦合至电荷储存装置的群组的多个金属化字线；跨阵列耦合至电荷储存装置的群组的多个金属化位线，以使得每个电荷储存装置都在阵列中通过字线和位线的组合被唯一地寻址；以及电气耦合至存储器装置并且被配置成执行以下各项的电路：生成存储器控制命令；对阵列中的电荷储存装置寻址；以及读取每个电荷储存装置的状态。18.根据权利要求17所述的系统，进一步包括耦合至电路的电源。19.根据权利要求17所述的系统，其中该电路进一步包括被配置成控制存储器装置的IO操作的IO电路。20.根据权利要求17所述的系统，进一步包括处理器，其中该IO电路被配置成与该处理器通信。21.根据权利要求20所述的系统，进一步包括以下各项中的一个或多个：通信耦合至该处理器的网络接口；或通信耦合至该处理器的显示器。22.根据权利要求17所述的系统，其中该电路进一步包括：耦合至字线的行电路；以及耦合至位线的列电路，该列电路和行电路被配置成对阵列中的多个电荷储存装置寻址。23.根据权利要求17所述的系统，其中该电路进一步包括读取写入电路，其被耦合至行电路和列电路并且被配置成控制去到和来自阵列的电荷储存装置的读取和写入命令。

百度查询： 英特尔公司 具有减少的位线到漏极选择栅极短路的存储器装置和系统及相关联的方法

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