申请/专利权人：南京华瑞微集成电路有限公司

申请日：2024-02-22

公开（公告）日：2024-03-26

公开（公告）号：CN117766403A

主分类号：H01L21/336

分类号：H01L21/336;H01L29/78;H01L29/06;H01L29/423

优先权：

专利状态码：在审-实质审查的生效

法律状态：2024.04.12#实质审查的生效;2024.03.26#公开

摘要：本发明公开了一种优化电位分布的SGT器件及其制作方法。该方法包括在场氧化层的上侧淀积第一导电类型的多晶硅，并将多晶硅刻蚀形成第一屏蔽栅和第二屏蔽栅，设置第一屏蔽栅的沟槽与设置第二屏蔽栅的沟槽呈间隔设置，所述第二屏蔽栅的顶端设置在沟槽的中部；在第二屏蔽栅的上侧制作形成隔离氧化层，然后对隔离氧化层进行刻蚀；在隔离氧化层和第一屏蔽栅上端两侧的沟槽内生长栅氧化层；在栅氧化层内侧的沟槽内淀积第一导电类型的多晶硅，并将多晶硅刻蚀形成间隔设置在第一屏蔽栅四周的第一控制栅和设置在隔离氧化层上侧的第二控制栅。本发明解决了器件因屏蔽栅电位不均匀造成的walkin或者walkout及UIS失效的问题。

主权项：1.一种优化电位分布的SGT器件的制作方法，其特征在于，包括：提供第一导电类型的衬底，并在所述衬底上制作外延层；在所述外延层上制作形成沟槽；在所述沟槽内生长场氧化层；在所述场氧化层的上侧淀积第一导电类型的多晶硅，并将所述多晶硅刻蚀形成第一屏蔽栅和第二屏蔽栅，设置第一屏蔽栅的沟槽与设置第二屏蔽栅的沟槽呈间隔设置，所述第二屏蔽栅的顶端设置在沟槽的中部；在所述第二屏蔽栅的上侧制作形成隔离氧化层，然后对隔离氧化层进行刻蚀，以保留预定的形状和厚度，在刻蚀期间，同步刻蚀掉所述第一屏蔽栅上端两侧的场氧化层；在隔离氧化层和第一屏蔽栅上端两侧的沟槽内生长栅氧化层；在所述栅氧化层内侧的沟槽内淀积第一导电类型的多晶硅，并将所述多晶硅刻蚀形成间隔设置在所述第一屏蔽栅四周的第一控制栅和设置在隔离氧化层上侧的第二控制栅；在所述沟槽之间的外延层内制作形成第二导电类型的体区，并在所述体区上侧制作形成第一导电类型的源区；淀积形成介质层，并刻蚀出连接孔；在所述介质层和连接孔内溅射形成金属层，所述金属层经刻蚀形成源极金属和栅极金属，所述栅极金属与第一控制栅和第二控制栅分别连接，所述源极金属与体区和源区分别连接。

全文数据：

权利要求：

百度查询： 南京华瑞微集成电路有限公司 一种优化电位分布的SGT器件及其制作方法

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