申请/专利权人：台湾积体电路制造股份有限公司

申请日：2016-09-12

公开（公告）日：2020-07-03

公开（公告）号：CN106847916B

主分类号：H01L29/78(20060101)

分类号：H01L29/78(20060101);H01L29/165(20060101);H01L21/336(20060101)

优先权：["20150915 US 62/218,901","20160525 US 15/164,824"]

专利状态码：有效-授权

法律状态：2020.07.03#授权;2017.07.07#实质审查的生效;2017.06.13#公开

摘要：本发明的实施例提供了一种半导体器件，包括衬底、至少一个半导体鳍和至少一个外延结构。半导体鳍位于衬底上。半导体鳍具有位于其上的至少一个凹槽。外延结构位于半导体鳍的凹槽中。外延结构包括沿着从半导体鳍至衬底的方向布置的最顶部部分、第一部分和第二部分。第一部分具有比最顶部部分的锗原子百分比和第二部分的锗原子百分比高的锗原子百分比。本发明的实施例还提供了形成半导体器件的方法。

主权项：1.一种半导体器件，包括：衬底；至少一个半导体鳍，位于所述衬底上，所述半导体鳍上具有至少一个凹槽；以及至少一个外延结构，位于所述半导体鳍的凹槽中，其中，所述外延结构包括沿着从所述半导体鳍至所述衬底的方向布置的最顶部部分、第一部分、第二部分和下部掩埋层，其中，所述第一部分具有比所述最顶部部分的锗原子百分比和所述第二部分的锗原子百分比高的锗原子百分比，并且所述下部掩埋层具有比所述第二部分的p型杂质浓度低的p型杂质浓度。

全文数据：半导体器件及其形成方法技术领域[0001]本发明的实施例涉及半导体领域，更具体地涉及半导体器件及形成半导体器件的方法。背景技术[0002]在提高晶体管性能以及减小晶体管的尺寸的进程中，已经开发了沟道和源极漏极区域位于由块状衬底形成的鳍中的晶体管。这种非平面器件可以称为多栅极finFET。多栅极finFET可以具有栅电极，栅电极横跨鳍状硅主体以形成沟道区域。发明内容[0003]本发明的实施例提供了一种半导体器件，包括:衬底;至少一个半导体鳍，位于所述衬底上，所述半导体鳍上具有至少一个凹槽；以及至少一个外延结构，位于所述半导体鳍的凹槽中，其中，所述外延结构包括沿着从所述半导体鳍至所述衬底的方向布置的最顶部部分、第一部分和第二部分，其中，所述第一部分具有比所述最顶部部分的锗原子百分比和所述第二部分的锗原子百分比高的锗原子百分比。[0004]本发明的实施例还提供了一种半导体器件，包括:衬底;至少一个半导体鳍，位于所述衬底上，所述半导体鳍上具有至少一个凹槽；以及至少一个外延结构，位于所述半导体鳍的凹槽中，其中，所述外延结构包括最顶部层和位于所述最顶部层下面的第一梯度含锗层，其中，所述第一梯度含锗层具有比所述最顶部层的锗原子百分比高的并且沿着从所述衬底至所述半导体鳍的方向增加的锗原子百分比。[0005]本发明的实施例还提供了一种形成半导体器件的方法，包括:在衬底上形成至少一个半导体鳍;去除所述半导体鳍的至少一部分，以形成至少一个凹槽；以及在所述半导体鳍的凹槽中形成至少一个外延结构，其中，所述外延结构包括沿着从所述半导体鳍至所述衬底的方向布置的最顶部部分、第一部分和第二部分，其中，所述第一部分的锗浓度比所述最顶部部分的锗浓度和所述第二部分的锗浓度高。附图说明[0006]当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个实施例。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。[0007]图1是根据一些实施例的示例性半导体器件的透视图。[0008]图2是沿着2-2线截取的图1中的半导体器件的截面图。[0009]图3是根据一些实施例的锗原子百分比概况profile。[0010]图4是根据一些实施例的硼浓度概况。t0011]图5A至图12A是根据沿着诸如与图1中的栅极结构的纵向方向平行的线的线截取的处于各个阶段中的形成半导体器件的方法的截面图。[0012]图5B至图12B是沿着诸如图1中的线2的线截取的与图5A至图12A对应的不同的截面图。具体实施方式[0013]以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的一些实施例和或配置之间的关系。[0014]此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位旋转90度或在其他方位），并且在本文中使用的空间关系描述符可以同样地作相应地解释。[0015]finFET的源极和漏极区域可以通过外延生长形成在半导体鳍上。本发明的实施例提供了一些改进的外延源极和漏极区域。这些实施例在下文中在块状硅衬底上形成具有单个半导体鳍或多个鳍的半导体器件的背景下论述。本领域的普通技术人员将意识到，本发明的实施例可以用于其他的配置。[0016]图1是根据一些实施例的示例性半导体器件的透视图。半导体器件包括衬底110。在一些实施例中，衬底110包括块状硅衬底。在一些实施例中，衬底110可以是晶体结构的硅。在一些其他的实施例中，衬底110可以包括:其他的元素半导体，诸如锗;或包括化合物半导体，诸如碳化硅、砷化镓、砷化铟或磷化铟。在又一些其他的实施例中，衬底110包括绝缘体上硅SOI衬底。使用注氧隔离、晶圆接合和或其他适当方法制造SOI衬底。[0017]半导体器件还包括围绕半导体鳍120的浅沟槽隔离STI结构130ATI结构130可以包括诸如氧化硅的任何合适的绝缘材料。在一些实施例中，例如，STI结构130具有在从约30nm至约60nm的范围内的厚度。[0018]半导体器件100还包括至少一个栅极结构140。栅极结构140形成在半导体鳍120的一部分上。栅极结构140包括栅极介电层141和栅电极层142。栅极介电层141存在于栅电极层144和衬底110之间，并形成在半导体鰭120上。例如，防止电子耗尽的栅极介电层141可包括高k介电材料，诸如金属氧化物、金属氮化物、金属硅盐酸、过渡金属氧化物、过渡金属氮化物、过渡金属硅盐酸、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、或它们的组合。一些实施例可以包括氧化铪（Hf02、氧化铪硅（HfSiO、氮氧化铪硅（HfSiON、氧化铪钽HfTaO、氧化铪钛HfTiO、氧化铪锆HfZrO、氧化镧LaO、氧化锆（ZrO、氧化钛TiO、氧化钽TaW5、氧化钇的〇3、氧化锶钛（SrTi03，ST0、氧化钡钛BaTi〇3，BTO、氧化钡锆BaZrO、氧化铪镧HfLaO、氧化镧硅LaSiO、氧化铝硅AlSiO、氧化铝A1203、氮化硅Si3他、氮氧化硅SiON和它们的组合。栅极介电层141可具有多层结构，例如一个氧化硅层卿，界面层和另外一个高喊才料层。[0019]栅电极层142形成在衬底110的上方以覆盖栅极介电层141和半导体鳍120的被栅极介电层141覆盖的部分。在一些实施例中，栅电极层142包括诸如多晶硅、非晶硅等半导体材料。栅电极层142可掺杂或不掺杂沉积。例如，在一些实施例中，栅电极层142包括通过低压化学汽相沉积LPCVD不掺杂沉积的多晶硅。例如，一旦应用，基于半导体器件的类型，多晶硅就可以掺杂有磷离子或其他n行掺杂剂或硼或其他p型掺杂剂）。例如，也可以通过原位掺杂多晶硅的熔炉沉积来沉积多晶硅。可选地，栅电极层142可包括多晶硅金属合金或包括金属例如钨W、镍Ni、铝A1、钽Ta、钛Ti或它们的任意组合的金属栅极。[0020]半导体鳍120包括被栅极结构140覆盖并且包围的沟道区域（未示出）。半导体鳍120可以是掺杂的以提供用于n-型HnFETNM0S器件或p-型finFETPM0S器件）的合适的沟道。可以使用诸如离子注入、扩散、退火和或其他合适的工艺的工艺来掺杂半导体鳍120。[0021]半导体器件还包括一对间隔件150。间隔件150相应地形成在衬底110上方并且邻近栅极结构140的相对侧。半导体鳍120的一部分被间隔件150覆盖。在一些实施例中，间隔件150可以包括氧化硅、氮化硅、氮氧化硅或其他合适的材料。间隔件150可以包括单层或多层结构。[0022]参考图2,该图为沿着图1中的线2截取的截面图。半导体鳍120包括介于间隔件150之间的至少一个凹槽121。凹槽121形成在半导体鳍120的未被间隔件150和栅极结构140覆盖的部分上。更具体地，部分地去除同时从栅极堆叠件140和间隔件150暴露的半导体鳍120的一部分以在半导体鳍120中形成凹槽121。[0023]半导体器件还包括至少一个外延结构160。外延结构160形成在半导体鳍120上。更具体地，外延结构160形成在半导体鳍120的凹槽121中。在一些实施例中，半导体封鳍120具有最顶部表面122。外延结构160在最顶部表面122下面朝向衬底110延伸。在一些实施例中，多个外延结构160可以在半导体鳍120上分别外延生长。因为外延生长包括垂直生长和水平生长，所以一个外延结构160的从半导体鳍120生长的部分最终与外延结构160的从相邻的半导体鳍120生长的部分合并。这样，形成在不同半导体鳍120上的外延结构160可以合并为连续的外延结构，这对形成在其上的源极漏极有益。[0024]可使用一个或多个外延或外延的epi工艺来形成外延结构160,使得可在半导体鳍120上以晶体状态形成Si部件、SiGe部件、和或其他合适的部件。在一些实施例中，外延结构160的晶格常数不同于半导体鳍120的沟道的晶格常数，从而使得沟道通过外延结构160而具有应力或应变以提高半导体器件的载流子迁移率并且增强器件性能。[0025]半导体器件还包括层间介电（ILD层180。在衬底110上形成ILD层180,以覆盖外延结构16LILD层180可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、低介电常数介电材料或它们的组合。[0026]半导体器件还包括源极漏极接触件190。源极漏极接触件190形成为穿过ILD层180并且接触外延结构160的顶面169。在一些实施例中，源极漏极接触件190包括W、Co、Cu、A1或其他合适的导电材料。如图1所示，当形成在不同半导体鳍120上的外延结构160合并为连续的外延结构时，源极漏极接触件190可以形成在这些外延结构160上。[0027]在一些实施例中，外延结构160是含锗结构。例如，外延结构160可以包括硅锗。可以使用化学汽相沉积CVD形成外延结构160。前体可以相应地包括含硅气体和含锗气体，诸如SiH4和GeH4,并且调整含硅气体和含锗气体的分压以改变锗原子百分比和硅原子百分比。在一些实施例中，得到的外延结构160包括最顶部部分PT、第一部分P1和第二部分P2。沿着从半导体鳍120至衬底110的方向布置顶部部分PT、第一部分P1和第二部分P2。第一部分P1具有比最顶部部分PT的锗原子百分比和第二部分P2的锗原子百分比高的锗原子百分比。换句话说，位于第一部分P1上面的最顶部部分PT和位于第一部分P1下面的第二部分P2两者都包含比第一部分P1少的锗，这对所得到的外延结构160有益以具有合适尺寸和形状的顶面169,并且对形成在其上的源极漏极接触件190有益。在一些实施例中，可以控制或调节诸如GeH4的含锗气体的流量与诸如SiH4的含硅气体的流量的比率，以在外延结构160的外延生长期间形成最顶部部分PT、第一部分P1和第二部分P2的前述锗原子百分比。在一些实施例中，锗原子百分比可以称为锗浓度。[0028]在一些实施例中，外延结构160包括介于第一部分P1和第二部分P2之间的中间掩埋层161。沿着从衬底110至半导体鳍120的方向，中间掩埋层161的锗原子百分比增加。换句话说，沿着从第二部分P2至第一部分P1的方向，中间掩埋层161的锗原子百分比增加。这可以有益于外延结构160顶部表面169,以形成合适的尺寸和形状从而有益于源极漏极接触件190的形成。在一些实施例中，中间掩埋层161为梯度含锗层，其中，锗原子百分比向上梯度增加。在一些实施例中，中间掩埋层161的最底部位置（S卩，第二部分P2具有从约25%至约55%的范围内的锗原子百分比，并且中间掩埋层161的位于最底部位置上面的其他位置的锗原子百分比向上增加。在一些实施例中，可以控制或调节诸如GeH4的含锗气体的流量与诸如SiH4的含硅气体的流量的比率，以在中间掩埋层161的外延生长期间形成中间掩埋层161的前述梯度锗原子百分比。[0029]在一些实施例中，外延结构160还包括上部掩埋层162。上部掩埋层162位于中间掩埋层161和最顶部部分PT之间。上部掩埋层162具有沿着从衬底110至半导体鳍120的方向减小的锗原子百分比。换句话说，沿着从第一部分P1至最顶部部分PT的方向，上部掩埋层162的锗原子百分比减小。这可以有益于包含比中间掩埋层161少的锗的最顶部部分PT的形成。在一些实施例中，上部掩埋层162为梯度含锗层，其中，锗原子百分比向上梯度减小。在一些实施例中，上部掩埋层162的最底部位置（即，第一部分P1具有从约45%至约55%的范围内的锗原子百分比，并且上部掩埋层162的位于最底部位置上面的其他位置的锗原子百分比向上减小。在一些实施例中，可以控制或调节诸如GeH4的含锗气体的流量与诸如SiH4的含硅气体的流量的比率，以在上部掩埋层162的外延生长期间形成上部掩埋层162的前述梯度锗原子百分比。[0030]在一些实施例中，外延结构160还包括最顶部层163。最顶部部分PT位于最顶部层163的与下面的上部和中间掩埋层162和161相对的最顶部表面上。换句话说，上部掩埋层162位于最顶部层163和中间掩埋层161之间。最顶部层163具有比中间掩埋层161的锗原子百分比小的锗原子百分比。沿着从衬底110至半导体鳍120的方向，最顶部层163的锗原子百分比至少部分地减小。具体地，最顶部层163的至少上部部分的锗原子百分比向上减小，这可以有益于包含比最顶部层163的其他下面的位置少的锗的最顶部部分PT的形成。在一些实施例中，最顶部层163的锗原子百分比在从约15%至约25%的范围内。在一些实施例中，最顶部层163的最大锗原子百分比在介于上部掩埋层162的最小锗原子百分比和最大锗原子百分比之间的范围内。换句话说，最顶部层163的直接邻近上部掩埋层162的下部部分可以具有沿着从衬底110至半导体鳍120的方向增加的锗原子百分比，以达到最顶部层163的最大锗原子百分比，同时，最顶部层163的上部部分的锗原子百分比沿着相同的方向减小，以达到最顶部层163的最小锗原子百分比。在一些实施例中，可以控制或调节诸如GeH4的含锗气体的流量与诸如SiH4的含桂气体的流量的比率，以在最顶部层163的外延生长期间形成最顶部层163的前述梯度锗原子百分比概况。[0031]在一些实施例中，外延结构160还包括下部掩埋层164。下部掩埋层164位于第二部分P2下方。第二部层P2的锗原子百分比在介于下部掩埋层164的最大锗原子百分比和最小锗原子百分比之间的范围内。这可以有益于外延结构160顶部表面169,以形成合适的尺寸和形状从而有益于源极漏极接触件190的形成。换句话说，下部掩埋层164的锗原子百分比在空间上是变化的，并且其最大锗原子百分比比第二部分P2的锗原子百分比高，以及下部掩埋层164的最小锗原子百分比低于第二部分P2的锗原子百分比。在一些实施例中，下部掩埋层164的锗原子百分比在从约25%至约35%的范围内。在一些实施例中，可以控制或调节诸如GeH4的含锗气体的流量与诸如SiH4的含娃气体的流量的比率，以在下部掩埋层164的外延生长期间形成下部掩埋层164的前述梯度锗原子百分比概况。[0032]在一些实施例中，半导体器件还包括掺杂层170。掺杂层170位于外延结构160下方。换句话说，掺杂层170位于外延结构160下面。外延结构160共形形成在掺杂层170上。可以通过穿过凹槽121的表面将诸如硼的合适的p型杂质掺杂至半导体鳍120中来形成掺杂层170。掺杂层170位于下部掩埋层164下方。掺杂层170具有沿着从衬底110至半导体鳍120的方向增加的锗原子百分比。换句话说，掺杂层170的锗原子百分比向下减小。这可以有益于外延结构160顶部表面169,以形成合适的尺寸和形状从而有益于源极漏极接触件190的形成。在一些实施例中，可以控制或调节诸如GeH4的含锗气体的流量与诸如SiH4的含硅气体的流量的比率，以在掺杂层170的形成期间形成掺杂层170的前述锗原子百分比概况。[0033]图3是根据一些实施例的锗原子百分比概况。在图3中，概况L1为掺杂层170的锗原子百分比概况;概况L2为下部掩埋层164的锗原子百分比概况;概况L3为中间掩埋层161的锗原子百分比概况;概况L4为上部掩埋层162的锗原子百分比概况;概况L5为最顶部层163的锗原子百分比概况。通过具有这种锗原子百分比概况L1至L5的这样的外延结构160和掺杂层170,外延结构160的顶面169可以形成为合适的尺寸和形状以有益于其上形成的源极漏极接触件19〇。可以控制或调节诸如GeH4的含锗气体的流量与诸如SiH4的含硅气体的流量的比率，以在外延结构160和掺杂层170的形成期间形成锗原子百分比概况L1至L5。[0034]外延结构160掺杂有合适的杂质以作为半导体器件的源极区域或漏极区域。在一些实施例中，外延结构160掺杂有诸如硼的p型杂质，并且外延结构160的硼浓度在空间上是变化的。换句话说，外延结构16〇的硼浓度非均匀分布。在一些实施例中，p型杂质的浓度与注入工艺中使用的P型掺杂剂的剂量有关，并且因此，可以控制或调节硼掺杂剂的剂量以形成外延结构ieo的在空间上变化的硼浓度。掺杂硼的外延结构160可以用作p型源极漏极区域。因此，半导体器件可以作为p型finFET。[OO35]在一些实施例中，外延结构16〇的硼浓度基本上从掺杂层170至最顶部层163增加。换句话说，掺杂层170的硼浓度低于下部掩埋层164的硼浓度。下部掩埋层164的硼浓度低于中间掩埋层161的硼浓度。中间掩埋层161的硼浓度低于上部掩埋层162的硼浓度。上部掩埋层162的硼浓度低于最顶部层163的硼浓度。在一些实施例中，沿着从衬底11〇至半导体鳍12〇的方向，掺杂层17〇的硼浓度振荡。例如，参考图4,该图是根据一些实施例的硼浓度概况。在图4中，概况Le为掺杂层170的硼浓度概况;概况L7为下部掩埋层164的硼浓度概况;概况LS为中间掩埋层lei的硼浓度概况;概况L9为上部掩埋层162的硼浓度概况；以及概况L10为最顶部层163的硼浓度概况。通过具有这种硼浓度概况L6至L10的这样的掺杂硼的外延结构160和掺杂硼的层170,外延结构160的顶面169可以形成为合适的尺寸和形状以有益于其上形成的源极漏极接触件190。可以控制或调节注入工艺中使用的硼掺杂剂的剂量以实施硼浓度概况L6至L10。在一些实施例中，掺杂层170的硼浓度在从约lel7cnf3至约le21cnf3的范围内，下部掩埋层164的硼浓度在从约3e20cm_3至约5e20cm—3的范围内，中间掩埋层161的硼浓度在从约6e2〇CnT3至约l〇e20cnf3的范围内，上部掩埋层162的硼浓度在从约6e2〇Cnr3至约10e20cnf3的范围内，以及最顶部层I63的硼浓度在从约8e20cnf3至约lle20cm—3的范围内。[0036]在一些实施例中，得到的掺杂硼的外延结构160具有在从约45nm至约65nm的范围内的深度。得到的掺杂硼的外延结构160的顶面169可以比半导体鳍120的最顶部表面122高，并且从顶面169至最顶部表面122的垂直距离可以为5nm。换句话说，外延结构160的一部分形成为超过凹槽121，这有益于源极漏极接触件190的形成。在一些实施例中，最顶部层163可以具有在从约2.7nm至约7.5nm的范围内的厚度，并且除了最顶部层163的外延结构160的其他部分的最大宽度可以在从约35nm至约55nm的范围内。如图1所示，沿着外延结构160的布置方向测量该最大宽度。[0037]图5A至图12A是根据沿着诸如与图1中的栅极结构140的纵向方向平行的线的线截取的处于各个阶段中的形成半导体器件的方法的截面图。图5B至图12B是沿着诸如图1中的线2的线截取的与图5A至图12A对应的不同的截面图。[0038]参考图5A和图5B。在衬底21〇中形成半导体鳍220,并且，半导体鳍220的一部分凸出于衬底210。例如，可以通过使用光刻技术图案化和蚀刻衬底21〇来形成半导体鳍220。在一些实施例中，在衬底210上方沉积光刻胶材料层未示出）。根据所需图案这里为半导体鳍220光照暴露并显影光刻胶材料层，从而去除光刻胶材料层的一部分。剩余的光刻胶材料保护下面的材料免于随后的工艺步骤，诸如蚀刻。应该注意，也可以在蚀刻工艺中使用诸如氧化物或氮化硅掩模的其他的掩模。[0039]在图5A和图5B中，多个STI结构230形成在衬底210上。可以通过使用四乙基正硅酸盐tetra-ethyl-ortho-silicate，TEOS和氧作为前体的化学汽相沉积CVD技术来形成STI结构23〇。在一些其他的实施例中，STI结构230可以通过在衬底210中注入离子诸如氧、氮、碳等的方式来形成。在又一些其他的实施例中，STI结构230是SOI晶圆的绝缘层。[0040]参考图6A和图6B。伪栅极结构240在中间处形成在半导体鳍220的一部分上，并暴露半导体鳍22〇的另一部分。伪栅极结构240包括多晶硅，并且可以通过诸如CVD工艺的沉积工艺形成该伪栅极结构。[0041]参考图7A和图7B。介电层250共形形成在半导体鳍220和伪栅极结构240上方。在一些实施例中，介电层2印可包括氧化硅、氮化硅、氮氧化硅、或其他合适的材料。介电层250可包括单层或多层结构。可以通过诸如原子层沉积ALD工艺、CVD工艺、PVD工艺、或溅射沉积工艺或其他合适的技术的沉积工艺来形成介电层250。[0042]参考图8A和图8B。执行去除工艺以去除介电层250的一部分和下面的半导体鳍220的一部分，从而暴露半导体鰭220的一部分。如图8B所示，该去除工艺可以在每一个半导体鳍220上形成暴露的凹槽221。如图8B所示，介电层250的一些剩余部分作为位于伪栅极结构240的两个相对侧上的一对间隔件252。在一些实施例中，间隔件252可以用于偏移offset随后在凹槽221中形成的外延结构。间隔件252还可以用于设计或改变外延结构的轮廓。[0043]去除工艺可以为干蚀刻工艺、湿蚀刻工艺或干蚀刻工艺和湿蚀刻工艺的组合。去除可包括光刻工艺来促进蚀刻工艺。该光刻工艺可包括光刻胶涂覆例如，旋转涂覆）、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、漂洗、干燥例如，硬烘烤），其他合适的工艺，或它们的组合。可选地，通过其他方法例如，无掩模光刻、电子束写入，和离子束写入实现或替换光刻工艺。在又一些其他的实施例中，光刻工艺可以实施纳米压印技术。在一些实施例中，可用HF或其他合适的溶液来执行预清洗过程以清洗凹槽221，这有益于随后的外延生长。[0044]参考图9A和图9B。掺杂层260可以形成在半导体鳍220的凹槽221中。掺杂层260掺杂有诸如硼的合适的P型杂质。例如，可以通过穿过凹槽221的暴露表面将硼掺杂至半导体鳍220中来形成掺杂层260。可以通过原位掺杂工艺形成掺杂层260。掺杂工艺可以包括注入工艺以穿过暴露的表面将诸如硼的p型杂质注入半导体220中。掺杂层260可以具有如图3中所示的锗原子百分比概况L1。例如，可以通过控制诸如GeH4的含锗气体的流量与诸如SiH4的含硅气体的流量的比率来实现该锗原子百分比概况。掺杂层260可以具有如图4中所示的硼浓度概况L6。例如，可以通过控制注入工艺中使用的硼掺杂剂的剂量来实现该硼浓度概况。[0045]参考图10A和图10B。多个外延结构270相应地形成在半导体鳍220的凹槽221中和掺杂层260上方。可以使用一个或多个外延或外延的epi工艺来形成外延结构270,从而使得可以在半导体鳍220上以晶体状态形成Si部件、SiGe部件和或其他合适的部件。在一些实施例中，外延工艺包括CVD沉积技术如，汽相外延VPE和或超高真空CVDUHV-CVD、分子束外延生长和或其他合适的工艺。外延工艺可以使用气体和或液体前体，它们与半导体鳍220的组成部分如，桂相互作用。[0046]外延结构270为含锗结构。例如，外延结构270可以包括硅锗。可以使用化学汽相沉积CVD形成外延结构270。前体可以相应地包括含硅气体和含锗气体，诸如SiH4和GeH4,并且调整含硅气体和含锗气体的分压以改变锗原子百分比和硅原子百分比。具体地，可以控制或调节诸如Getk的含锗气体的流量与诸如SiH4的含硅气体的流量的比率，以在外延结构270的外延生长期间形成如图3所示的锗原子百分比概况L2至L5。在一些实施例中，因为外延生长包括垂直生长和水平生长，所以一个外延结构270的从半导体鳍220生长的部分最终与外延结构270的从相邻的半导体鰭220生长的部分合并。这样，形成在不同半导体鳍220上的外延结构270可以合并为连续的外延结构，这对形成在其上的源极漏极接触件有益。[0047]执行掺杂工艺以将合适的杂质掺杂至外延结构270中，以作为半导体器件的源极区域或漏极区域。例如，该外延结构270可以是原位掺杂的。掺杂的物质包括:p型掺杂剂诸如硼或BF2;n型掺杂剂诸如磷或砷）；和或包含它们的组合的其他合适的掺杂剂。如果外延结构270不是原位掺杂的，那么将执行第二注入工艺例如，结注入工艺）以掺杂该外延结构270。可以执行注入以将掺杂剂注入外延结构270中。可执行一个或多个退火工艺以激活外延结构270。退火工艺包括快速热退火RTA和或激光退火工艺。[0048]在一些实施例中，执行掺杂工艺以不均匀地将硼掺杂剂掺杂至外延结构270中，从而使得得到的外延结构270的硼浓度在空间上是变化的或不均匀分布。具体地，外延结构270可以具有如图4中所示的硼浓度概况L7至L10。例如，可以控制或调节硼掺杂剂的剂量以在执行注入工艺以形成外延结构270期间形成如图4中示出的硼浓度概况L7至L10。这可以有益于外延结构270的形成为合适的尺寸和形状的顶面271，以有益于其上形成的源极漏极接触件。[0049]参考图11A和图11B。执行后栅极工艺或替换栅极工艺）以通过栅极结构28〇替换伪栅极结构240。栅极结构280可以包括栅极介电层281和栅电极层282。栅电极层282可以包括功函数金属。在工艺中稍后提供栅极结构2洲可以避免源极漏极外延结构270的形成期间的功函数金属的稳定性问题。后栅极工艺可以包括:通过蚀刻工艺去除伪栅极结构24〇，通过沉积工艺形成栅极介电层2幻，通过沉积工艺形成栅电极层282,通过沉积工艺在栅电极层282上形成介电覆盖层，以及通过CMP工艺去除介电覆盖层的不期望的部分。[0050]在去除伪栅极结构240之前，在外延结构27〇上方形成层间介电（ILD层29〇jILD层29〇包括氧化硅、氮化硅、氮氧化硅、碳化硅、低介电常数介电材料或它们的组合。ILD层29〇可以通过诸如CVD工艺的沉积工艺形成。[0051]参考图和图1邪。源极漏极接触件3〇〇形成为穿过ILD层290并且接触外延结构270的顶面271。源极漏极接触件300的形成可以包括:通过蚀刻工艺蚀刻穿过ILD层290向下至外延结构270来形成接触孔，并且通过诸如CVD工艺的沉积工艺在接触孔中沉积金属以形成源极漏极接触件300。[0052]在一些实施例中，由于锗原子百分比概况和p型杂质浓度概况使外延结构的顶面形成为合适的尺寸和形状，所以源极漏极接触件可以更容易地形成在顶面上，并且也可以降低接触电阻。[0053]根据一些实施例，一种半导体器件包括衬底、至少一个半导体鳍和至少一个外延结构。半导体鳍位于衬底上。半导体鳍具有位于其上的至少一个凹槽。外延结构位于半导体鳍的凹槽中。外延结构包括沿着从半导体鳍至衬底的方向布置的最顶部部分、第一部分和弟一部分。第一部分具有比最顶部部分的错原子百分比和第二部分的错原子百分比高的错原子百分比。[0054]根据一些实施例，一种半导体器件包括衬底、至少一个半导体鰭和至少一个外延结构。半导体鳍具有位于其上的至少一个凹槽。外延结构位于半导体鳍的凹槽中。外延结构包括最顶部层和位于最顶部层下面的第一梯度含锗层。第一梯度含锗层具有比最顶部层的锗原子百分比高的并且沿着从衬底至半导体鳍的方向增加的锗原子百分比。[0055]根据一些实施例，一种形成半导体器件的方法包括:在衬底上形成至少一个半导体鳍，去除半导体鳍的至少一部分以形成至少一个凹槽，以及在半导体鳍的凹槽中形成至少一个外延结构，其中，外延结构包括沿着从半导体鳍至衬底的方向布置的最顶部部分、第一部分和第二部分，其中，第一部分的锗浓度高于最顶部部分的锗浓度和第二部分的锗浓度。[0056]本发明的实施例提供了一种半导体器件，包括:衬底；至少一个半导体鳍，位于所述衬底上，所述半导体鳍上具有至少一个凹槽；以及至少一个外延结构，位于所述半导体鳍的凹槽中，其中，所述外延结构包括沿着从所述半导体鳍至所述衬底的方向布置的最顶部部分、第一部分和第二部分，其中，所述第一部分具有比所述最顶部部分的锗原子百分比和所述第二部分的锗原子百分比高的锗原子百分比。[0057]根据本发明的一个实施例，其中，所述外延结构还包括介于所述第一部分与所述第二部分之间的中间掩埋层，其中，所述中间掩埋层具有沿着从所述衬底至所述半导体鳍的方向增加的锗原子百分比。[0058]根据本发明的一个实施例，其中，所述外延结构还包括介于所述中间掩埋层与所述最顶部部分之间的上部掩埋层，其中，所述上部掩埋层具有沿着从所述衬底至所述半导体鳍的方向减小的锗原子百分比。[0059]根据本发明的一个实施例，其中，所述中间掩埋层具有比所述上部掩埋层的p型杂质浓度低的P型杂质浓度。[0060]根据本发明的一个实施例，其中，所述上部掩埋层的p型杂质浓度沿着从所述衬底至所述半导体鳍的方向增加。[0061]根据本发明的一个实施例，其中，所述中间掩埋层的p型杂质浓度沿着从所述衬底至所述半导体鳍的方向增加。[0062]根据本发明的一个实施例，其中，所述外延结构还包括最顶部层，所述最顶部部分位于所述最顶部层上，所述最顶部层具有沿着从所述衬底至所述半导体鳍的方向至少部分地减小的锗原子百分比。[0063]根据本发明的一个实施例，其中，所述外延结构还包括介于所述最顶部层与所述第一部分之间的上部掩埋层，其中，所述最顶部层的最大锗原子百分比在介于所述上部掩埋层的最小锗原子百分比和最大锗原子百分比之间的范围内。[0064]根据本发明的一个实施例，其中，所述上部掩埋层具有比所述最顶部层的p型杂质浓度低的P型杂质浓度。[0065]根据本发明的一个实施例，其中，所述最顶部层具有沿着从所述衬底至所述半导体鳍的方向增加的P型杂质浓度。[0066]根据本发明的一个实施例，其中，所述外延结构还包括位于所述第二部分下面的下部掩埋层，其中，所述第二部分的锗原子百分比在介于所述下部掩埋层的最大锗原子百分比和最小锗原子百分比之间的范围内。[0067]根据本发明的一个实施例，其中，所述下部掩埋层具有比所述第二部分的p型杂质浓度低的P型杂质浓度。[0068]根据本发明的一个实施例，半导体器件还包括位于所述下部掩埋层下面的掺杂层，并且所述掺杂层具有比所述下部掩埋层的p型杂质浓度低的p型杂质浓度。[0069]根据本发明的一个实施例，其中，所述掺杂层具有沿着从所述衬底至所述半导体鳍的方向增加的锗原子百分比。[0070]本发明的实施例还提供了一种半导体器件，包括:衬底;至少一个半导体鳍，位于所述衬底上，所述半导体鳍上具有至少一个凹槽；以及至少一个外延结构，位于所述半导体鳍的凹槽中，其中，所述外延结构包括最顶部层和位于所述最顶部层下面的第一梯度含锗层，其中，所述第一梯度含锗层具有比所述最顶部层的锗原子百分比高的并且沿着从所述衬底至所述半导体鳍的方向增加的锗原子百分比。[0071]根据本发明的一个实施例，其中，所述外延结构还包括介于所述最顶部层与所述第一梯度含锗层之间的第二梯度含锗层，其中，所述第二梯度含锗层具有沿着从所述衬底至所述半导体鳍的方向减小的锗原子百分比。[0072]根据本发明的一个实施例，其中，所述最顶部层、所述第一梯度含锗层和所述第二含锗层是硼掺杂的，并且所述外延结构的硼浓度从所述第一梯度含锗层至所述最顶部层增加。[0073]本发明的实施例还提供了一种形成半导体器件的方法，包括:在衬底上形成至少一个半导体鳍;去除所述半导体鳍的至少一部分，以形成至少一个凹槽；以及在所述半导体鰭的凹槽中形成至少一个外延结构，其中，所述外延结构包括沿着从所述半导体鳍至所述衬底的方向布置的最顶部部分、第一部分和第二部分，其中，所述第一部分的锗浓度比所述最顶部部分的锗浓度和所述第二部分的锗浓度高。[0074]根据本发明的一个实施例，其中，在所述外延结构的外延生长期间，控制含锗气体的流量与含硅气体的流量的比率，以使所述第一部分的锗浓度高于所述最顶部部分的锗浓度和所述第二部分的锗浓度。[0075]根据本发明的一个实施例，其中，所述外延结构的形成包括将硼不均匀地掺杂至所述外延结构中。[0076]以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

权利要求：1.一种半导体器件，包括：衬底；至少一个半导体鳍，位于所述衬底上，所述半导体鳍上具有至少一个凹槽；以及至少一个外延结构，位于所述半导体鳍的凹槽中，其中，所述外延结构包括沿着从所述半导体鳍至所述衬底的方向布置的最顶部部分、第一部分和第二部分，其中，所述第一部分具有比所述最顶部部分的锗原子百分比和所述第二部分的锗原子百分比高的锗原子百分比。2.根据权利要求1所述的半导体器件，其中，所述外延结构还包括介于所述第一部分与所述第二部分之间的中间掩埋层，其中，所述中间掩埋层具有沿着从所述衬底至所述半导体鳍的方向增加的锗原子百分比。3.根据权利要求2所述的半导体器件，其中，所述外延结构还包括介于所述中间掩埋层与所述最顶部部分之间的上部掩埋层，其中，所述上部掩埋层具有沿着从所述衬底至所述半导体鳍的方向减小的锗原子百分比。4.根据权利要求3所述的半导体器件，其中，所述中间掩埋层具有比所述上部掩埋层的P型杂质浓度低的P型杂质浓度。5.根据权利要求3所述的半导体器件，其中，所述上部掩埋层的p型杂质浓度沿着从所述衬底至所述半导体鳍的方向增加。6.根据权利要求2所述的半导体器件，其中，所述中间掩埋层的p型杂质浓度沿着从所述衬底至所述半导体鳍的方向增加。7.根据权利要求1所述的半导体器件，其中，所述外延结构还包括最顶部层，所述最顶部部分位于所述最顶部层上，所述最顶部层具有沿着从所述衬底至所述半导体鳍的方向至少部分地减小的锗原子百分比。8.根据权利要求7所述的半导体器件，其中，所述外延结构还包括介于所述最顶部层与所述第一部分之间的上部掩埋层，其中，所述最顶部层的最大锗原子百分比在介于所述上部掩埋层的最小锗原子百分比和最大锗原子百分比之间的范围内。9.一种半导体器件，包括：衬底；至少一个半导体鳍，位于所述衬底上，所述半导体鳍上具有至少一个凹槽；以及至少一个外延结构，位于所述半导体鳍的凹槽中，其中，所述外延结构包括最顶部层和位于所述最顶部层下面的第一梯度含锗层，其中，所述第一梯度含锗层具有比所述最顶部层的锗原子百分比高的并且沿着从所述衬底至所述半导体鳍的方向增加的锗原子百分比。10.—种形成半导体器件的方法，包括：在衬底上形成至少一个半导体鳍；去除所述半导体鳍的至少一部分，以形成至少一个凹槽;以及在所述半导体鳍的凹槽中形成至少一个外延结构，其中，所述外延结构包括沿着从所述半导体鳍至所述衬底的方向布置的最顶部部分、第一部分和第二部分，其中，所述第一部分的锗浓度比所述最顶部部分的锗浓度和所述第二部分的锗浓度高。

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