申请/专利权人：上海华虹宏力半导体制造有限公司

申请日：2018-02-27

公开（公告）日：2020-11-24

公开（公告）号：CN108305903B

主分类号：H01L29/808(20060101)

分类号：H01L29/808(20060101);H01L21/337(20060101)

优先权：

专利状态码：有效-授权

法律状态：2020.11.24#授权;2018.08.14#实质审查的生效;2018.07.20#公开

摘要：本发明公开了一种JFET，包括：由第一和第二深阱段横向拼接而成的N型深阱，两深阱段之间形成有JFET的沟道阻值调节区；在漂移区场氧底部的形成有包括第一顶层、第二顶层和顶层连接段的P型顶层；第一顶层作为JFET的栅极区，被JFET的栅极区覆盖的N型深阱作为JFET的沟道区，沟道阻值调节区位于JFET的沟道区中；第一顶层还延伸到所述N型深阱外侧的半导体衬底中并该接触孔连接到JFET的栅极。本发明还公开了一种JFET的制造方法。本发明能增加器件的夹断电压，增加沟道区电阻，减少JFET的栅极漏电流；能和LDMOS相集成，工艺成本低。

主权项：1.一种JFET，其特征在于，包括：形成于P型掺杂的半导体衬底上的N型深阱，所述N型深阱由第一深阱段和第二深阱段横向拼接而成，所述第一深阱段和所述第二深阱段的注入区域具有间隔且采用相同的工艺同时形成，所述第一深阱段和所述第二深阱段的注入间隔区域形成JFET的沟道阻值调节区；在N型深阱的表面区域中形成有漂移区场氧，在所述漂移区场氧底部的所述N型深阱表面形成有P型顶层结构，所述P型顶层结构包括第一顶层、第二顶层和顶层连接段；所述第一顶层的第二侧和所述第二顶层的第一侧之间连接有所述顶层连接段，所述第一顶层、所述第二顶层和所述顶层连接段采用相同的工艺同时形成；所述第一顶层作为JFET的栅极区，被所述JFET的栅极区覆盖的所述N型深阱作为所述JFET的沟道区，所述JFET的沟道阻值调节区被所述JFET的栅极区覆盖且位于所述JFET的沟道区中并作为所述JFET的沟道区的一部分；所述第一顶层沿所述JFET的沟道区的宽度方向上还延伸到所述N型深阱外侧的所述半导体衬底中，在所述第一顶层的延伸部分顶部形成有接触孔并通过该接触孔连接到由正面金属层组成的所述JFET的栅极；所述JFET的漏区由位于所述第二顶层的第二侧外的所述N型深阱的表面且和所述漂移区场氧的第二侧自对准的N型重掺杂区组成；所述JFET的源区由位于所述JFET的栅极区的第一侧外的所述N型深阱的表面且和所述漂移区场氧的第一侧相隔有间距的N型重掺杂区组成；所述JFET的衬底引出区由位于所述N型深阱外的所述半导体衬底表面的P型重掺杂区组成；所述JFET的源区通过接触孔连接到由正面金属层组成的所述JFET的源极；所述JFET的漏区通过接触孔连接到由正面金属层组成的漏极；所述JFET的衬底引出区通过接触孔连接到由正面金属层组成的衬底电极，所述衬底电极和所述JFET的栅极相连接；通过将所述第一顶层作为所述JFET的栅极区增加所述JFET的沟道区的纵向宽度从而增加所述JFET的夹断电压；通过减少所述JFET的所述第一顶层的面积减少所述JFET的栅极区和沟道区的横向PN结面积从而减少所述JFET的栅极漏电流；通过所述JFET的沟道阻值调节区调节所述JFET的沟道区的电阻。

全文数据：JFET及其制造方法技术领域[0001]本发明涉及半导体集成电路领域，特别是涉及一种结型场效应晶体管JFET;本发明还涉及一种JFET的制造方法。背景技术[0002]JFET是采用PN结作为器件的栅控制沟道的开通和截止，当栅上加PN结负偏压，Pn结两边耗尽，当沟道被完全耗尽，器件处于沟道夹断状态，器件截止。反之，器件导通。[0003]超高压结型场效应晶体管需要漏端能承受高压，通常利用高压LDMOS的N型深阱作为JFET的N型深讲承受高压，高压LDMOS的沟道作为JFET的栅，这样既能制作出超高压JFET，又能与高压LDMOS共享光刻版，节约工艺成本。[0004]如图1所示，是现有JFET的剖面结构示意图；JFET集成在LDMOS中，以N型器件为例，在P型半导体衬底如P型硅衬底101中形成有N型深阱102,在形成有N型深阱102的P型硅衬底101表面形成有场氧化层103型阱区104形成有N型深阱102中，P型阱区104同时作为LDMOS的沟道区和JFET的栅极区；在场氧化层103的底部的N型深阱102的表面形成有P型顶层PT0P层105。JFET和LDMOS共用的N+掺杂的漏区108形成于N型深阱102的表面，JFET和LDMOS共用的N型深讲由漏区108和P型讲区104之间的N型深阱102组成，其中PT0P层105用于降低LDMOS的N型深阱的表面电场。P型阱区104正下方的N型深阱102组成JFET的沟道区，如虚线框106所示。[0005]JFET的源区111由形成于N型深阱102的表面的N+区组成;栅介质层如栅氧化层和多晶硅栅107形成于P型阱区104的表面并延伸到场氧化层103的表面上。LDM0S的源区109由形成于P型讲区104表面的N+区组成，沟道引出区110由形成于P型阱区104表面的P+区组成；在N型深阱102外的P型硅衬底101表面形成有由P+区组成的衬底引出区112。[0006]层间膜覆盖在器件的正面，在接触孔113穿过层间膜实现底部掺杂区和正面金属层114的连接，正面金属层114图形化后形成电极结构。其中，漏区108通过接触孔113引出JFET和LDM0S共用的漏极，同时，形成于场氧化层103表面的多晶硅场板107a也通过接触孔113连接到漏极;多晶硅栅107通过接触孔113连接到LDMOS的栅极;LDM0S的源区109和沟道引出区110分别通过接触孔113连接到LDMOS的源极，LDM0S的源极同时作为JFET的栅极；JFET的源区111通过接触孔113连接到JFET的源极;衬底引出区112通过接触孔113连接到衬底电极。[0007]由图1所示可知，JFET和LDM0S是集成在一起的，目前高压BCD工艺中，通常是在开发高压LDM0S的基础上，在终端结构上寄生产生高压JFET。这种高压寄生JFET结构，可以实现寄生JFET与高压LDM0S相同的耐压BV。寄生JFET与高压LDM0S本身，共用相同的漏端及N型深阱长度。[0008]图1中，虚线框106所示的JFET的沟道区的夹断主要是通过所述JFET的栅极区即P型阱区104和P型硅衬底101对JFET的沟道区进行耗尽实现的。由于所述P型阱区104主要是作为LDM0S的源端的沟道区，也即通过LDMOS的沟道区寄生形成所述JFET的栅极区，所述P型阱区104的结构需要保证LDMOS的沟道区的结构如尺寸要求，这通常使得P型阱区104具有较大的面积也即P型阱区104和底部的N型深阱102之间具有很大的PW结面积。一旦JFET高压导通时P型阱区104底部存在大的集中电场，导致空穴流进入P型阱区104,从而形成JFET的栅极漏电流。[0009]同时，现有JFET结构中，随着漏极端电压的升高，JFET的栅极端的漏电流会急剧变大，最终导通JFET导通烧毁。[0010]而且由于JFET纵向沟道是由所述P型阱区104和N型深讲102的固定工艺形成，也即在LDM0S的结构确实时，所述P型阱区104和N型深阱102的工艺会固定不变，这些使得JFET的沟道区的结构不能调节，所以很难实现更高的夹断电压，从而无法满足客户的对夹断电压的特殊设计需要。发明内容[0011]本发明所要解决的技术问题是提供一种JFET，能增加器件的夹断电压，减少JFET的栅极漏电流;能和LDMOS相集成，工艺成本低;为此，本发明还提供一种JFET的制造方法。[0012]为解决上述技术问题，本发明提供的JFET包括：[0013]形成于P型掺杂的半导体衬底上N型深阱，所述N型深阱由第一深阱段和第二深阱段横向拼接而成，所述第一深阱段和所述第二深阱段的注入区域具有间隔且采用相同的工艺同时形成，所述第一深阱段和所述第二深阱段的注入间隔区域形成JFET的沟道阻值调节区。[0014]在N型深阱的表面区域中形成有漂移区场氧，在所述漂移区场氧底部的所述N型深阱表面形成有P型顶层结构，所述P型顶层结构包括第一顶层、第二顶层和顶层连接段;所述第一顶层的第二侧和所述第二顶层的第一侧之间连接有所述顶层连接段，所述第一顶层、所述第二顶层和所述顶层连接段采用相同的工艺同时形成。[0015]所述第一顶层作为JFET的栅极区，被所述JFET的栅极区覆盖的所述N型深阱作为所述JFET的沟道区，所述JFET的沟道阻值调节区被所述JFET的栅极区覆盖且位于所述JFET的沟道区中并作为所述JFET的沟道区的一部分。[0016]所述第一顶层沿所述JFET的沟道区的宽度方向上还延伸到所述N型深阱外侧的所述半导体衬底中，在所述第一顶层的延伸部分顶部形成有接触孔并通过该接触孔连接到由正面金属层组成的所述JFET的栅极。[0017]所述JFET的漏区由位于所述第二顶层的第二侧外的所述N型深阱的表面且和所述漂移区场氧的第二侧自对准的N型重掺杂区组成。[0018]所述JFET的源区由位于所述JFET的栅极区的第一侧外的所述N型深阱的表面且和所述漂移区场氧的第一侧相隔有间距的N型重掺杂区组成。[0019]所述JFET的衬底引出区由位于所述N型深阱外的所述半导体衬底表面的P型重掺杂区。[0020]所述JFET的源区通过接触孔连接到由正面金属层组成的所述JFET的源极；所述JFET的漏区通过接触孔连接到由正面金属层组成的漏极;所述JFET的衬底引出区通过接触孔连接到由正面金属层组成的衬底电极，所述衬底电极和所述JFET的栅极相连接。[0021]通过将所述第一顶层作为所述JFET的栅极区增加所述JFET的沟道区的纵向宽度从而增加所述JFET的夹断电压；通过减少所述JFET区域的所述第一顶层的面积减少所述JFET的栅极区和沟道区的横向PN结面积从而减少所述JFET的栅极漏电流;通过所述JFET的沟道阻值调节区调节所述JFET的沟道区的电阻。[0022]进一步的改进是，所述第二顶层位于所述N型深阱内部。[0023]进一步的改进是，所述第一顶层的延伸部分和P型阱区连接且所述JFET的栅极对应的接触孔位于和所述第一顶层的延伸部分相接触的P型阱区的顶部。[0024]进一步的改进是，在JFET的栅极对应的接触孔底部的P型阱区中形成有P型重掺杂区。[0025]进一步的改进是，所述JFET集成于LDM0S中且位于所述LDM0S的终端区中，所述LDM0S的终端区位于所述LDM0S的器件单元区的周侧。[0026]进一步的改进是，所述N型深阱、所述漂移区场氧、所述P型顶层和所述漏区的工艺结构为所述JFET和所述LDM0S共用。[0027]在所述LDM0S中所述P型顶层用于降低所述LDM0S的N型深阱的表面电场。[0028]进一步的改进是，所述LDM0S的器件单元还包括：[0029]P型掺杂的沟道区，栅极结构和源区。[0030]所述栅极结构包括依次叠加的栅介质层和多晶硅栅;所述多晶硅栅覆盖在所述LDM0S的沟道区的表面且被所述多晶硅栅覆盖的所述LDM0S的沟道区表面用于形成沟道。[0031]所述LDM0S的源区形成于所述LDM0S的沟道区表面且和所述多晶硅栅的第一侧自对准，所述多晶硅栅的第二侧延伸到对应的所述漂移区场氧的表面。[0032]进一步的改进是，所述第一顶层的沿所述JFET的沟道区的长度方向的尺寸为2微米〜50微米。[0033]进一步的改进是，所述顶层连接段的沿所述JFET的沟道区的长度方向的尺寸为1微米〜20微米。[0034]进一步的改进是，所述第一深阱段和所述第二深阱段的注入间隔区域的宽度为〇微米〜8微米。[0035]为解决上述技术问题，本发明提供的JFET的制造方法包括如下步骤：[0036]步骤一、提供P型掺杂的半导体衬底上，采用光刻定义出N型深阱的注入区域，所述N型深阱的注入区域分成具有间隔的两段。[0037]步骤二、进行所述N型深阱的离子注入并进行退火扩散形成由第一深阱段和第二深阱段横向拼接而成的所述N型深阱，所述第一深阱段和所述第二深阱段的注入间隔区域形成JFET的沟道阻值调节区。[0038]步骤三、在N型深阱的表面区域形成漂移区场氧。[0039]步骤四、采用光刻定义出P型顶层的注入区域并进行离子注入形成所述P型顶层；所述P型顶层结构包括第一顶层、第二顶层和顶层连接段;所述第一顶层的第二侧和所述第二顶层的第一侧之间连接有所述顶层连接段。[0040]所述第一顶层作为JFET的栅极区，被所述JFET的栅极区覆盖的所述N型深阱作为所述JFET的沟道区，所述JFET的沟道阻值调节区被所述JFET的栅极区覆盖且位于所述JFET的沟道区中并作为所述JFET的沟道区的一部分。[0041]所述第一顶层沿所述JFET的沟道区的宽度方向上还延伸到所述N型深阱外侧的所述半导体衬底中。[0042]步骤五、形成P型阱区，所述第一顶层的延伸部分和P型阱区连接。[0043]步骤六、进行N型重掺杂注入形成所述JFET的源区和漏区，所述JFET的漏区位于所述第二顶层的第二侧外的所述N型深阱的表面且和所述漂移区场氧的第二侧自对准;所述JFET的源区位于所述JFET的栅极区的第一侧外的所述N型深阱的表面且和所述漂移区场氧的第一侧相隔有间距。[0044]步骤七、进行P型重掺杂注入所述JFET的衬底引出区，所述JFET的衬底引出区位于所述N型深阱外的所述半导体衬底表面。[0045]步骤八、形成层间膜，接触孔，正面金属层，对所述正面金属层进行图形化形成所述JFET的源极、漏极、栅极和衬底电极。[0046]在所述第一顶层的延伸部分顶部通过接触孔连接到所述JFET的栅极;所述JFET的源区通过接触孔连接所述JFET的源极;所述JFET的漏区通过接触孔连接到漏极;所述JFET的衬底引出区通过接触孔连接到衬底电极，所述衬底电极和所述JFET的栅极相连接。[0047]进一步的改进是，步骤七中同时在JFET的栅极对应的接触孔底部的P型阱区中形成P型重掺杂区。[0048]进一步的改进是，所述第一顶层的沿所述JFET的沟道区的长度方向的尺寸为2微米〜50微米。[0049]进一步的改进是，所述顶层连接段的沿所述JFET的沟道区的长度方向的尺寸为1微米〜20微米。[0050]进一步的改进是，所述第一深阱段和所述第二深阱段的注入间隔区域的宽度为〇微米〜8微米。[0051]本发明的JFET直接采用位于漂移区场氧底部的第一顶层作为JFET的栅极区，和图1所示的现有结构中采用LDM0S的沟道区对应的阱区作为JFET的栅极区相比，本发明的JFET的栅极区的结深较浅，仅位于漂移区场氧底部的N型深阱表面，这样能够增加增加JFET的沟道区的纵向宽度从而增加JFET的夹断电压。[0052]其次，本发明的JFET的栅极区的横向面积很容易通过第一顶层的版图进行更改，所以本发明能减少JFET区域的所述第一顶层的面积，从而能减少JFET的栅极区和沟道区的横向PN结面积并从而减少JFET的栅极漏电流;JFET的栅极漏电流的减少使得JFET的高压使用的工艺窗口增加。[0053]再次、本发明将N型深阱设置为由第一深阱段和第二深阱段横向拼接而成，第一深阱段和第二深阱段的注入区域的注入间隔区域位于被第一顶层覆盖的JFET的沟道区中并作为JFET的沟道阻值调节区，所以，本发明能够实现JFET的沟道区的电阻的调节，从而能增加JFET的沟道区的电阻，能适当减少JFET的电流密度，从而能进一步抑制JFET的栅极漏电流，进一步增加JFET的高压使用的工艺窗口。[0054]由上可知，和现有结构中采用LDMOS的沟道区对应的阱区作为JFET的栅极区时工艺固定相比，本发明的JFET的栅极区的工艺可调且能调节沟道区的电阻，能同时实现增加JFET的沟道区的纵向宽度以及减少沟道区的横向尺寸，从而同时实现增加JFET的夹断电压和降低JFET的栅极漏电流的技术效果。[0055]另外，本发明JFET的各组成部分都采用LDMOS的己有的工艺结构组成，并不需要增加LDMOS的工艺结构之外的其它结构，故本发明疋訂能很好的集成在LDMOS中；而且，本发明对N型深阱和JFET的栅极区的设置仅需对版图进行更改即可实现，故工艺成本较低。附图说明[0056]下面结合附图和具体实施方式对本发明作进一步详细的说明：[0057]图1是现有JFET的剖面图；[0058]图2A是本发明实施例JFET的剖面图；[0059]图2B是本发明实施例JFET的版图；[0060]图3A是本发明实施例JFET的制造方法中形成N型深阱的剖面图；[0061]图3B是图3A对应的版图；[0062]图4A是本发明实施例JFET的制造方法中形成P型顶层的剖面图；[0063]图4B是图4A对应的版图。具体实施方式[0064]如图2A所示，是本发明实施例JFET的剖面图；如图2B所示，是本发明实施例JFET的版图；本发明实施例JFET包括：[0065]形成于P型掺杂的半导体衬底1上N型深阱，所述N型深阱由第一深阱段2a和第二深阱段2b横向拼接而成，所述第一深阱段2a和所述第二深阱段2b的注入区域具有间隔且采用相同的工艺同时形成，所述第一深阱段2a和所述第二深阱段2b的注入间隔区域形成JFET的沟道阻值调节区2c。[0066]在N型深阱的表面区域中形成有漂移区场氧3,在所述漂移区场氧3底部的所述NS深阱表面形成有P型顶层结构，所述P型顶层结构包括第一顶层4a、第二顶层4b和顶层连接段4c;所述第一顶层4a的第二侧和所述第二顶层4b的第一侧之间连接有所述顶层连接段4c，所述第一顶层4a、所述第二顶层4b和所述顶层连接段4c采用相同的工艺同时形成。[0067]所述第一顶层4a作为JFET的栅极区，被所述JFET的栅极区覆盖的所述N型深阱作为所述JFET的沟道区11，图2A中所述JFET的沟道区单独用虚线框11标出。所述JFET的沟道阻值调节区2c被所述JFET的栅极区覆盖且位于所述JFET的沟道区11中并作为所述JFET的沟道区11的一部分。[0068]所述第一顶层4a沿所述JFET的沟道区11的宽度方向上还延伸到所述N型深阱外侧的所述半导体衬底1中，所述第一顶层4a的延伸部分请参考图2B所示。在所述第一顶层4a的延伸部分顶部形成有接触孔9并通过该接触孔9连接到由正面金属层10组成的所述JFET的栅极。[0069]所述JFET的漏区5由位于所述第二顶层4b的第二侧外的所述N型深阱的表面且和所述漂移区场氧3的第二侧自对准的N型重掺杂区组成。[0070]所述JFET的源区6由位于所述JFET的栅极区的第一侧外的所述N型深阱的表面且和所述漂移区场氧3的第一侧相隔有间距的N型重掺杂区组成。[0071]所述JFET的衬底引出区7由位于所述N型深阱外的所述半导体衬底1表面的P型重惨杂区。[0072]所述JFET的源区6通过接触孔9连接到由正面金属层10组成的所述JFET的源极;所述JFET的漏区5通过接触孔9连接到由正面金属层10组成的漏极;所述JFET的衬底引出区7通过接触孔9连接到由正面金属层10组成的衬底电极，所述衬底电极和所述JFET的栅极相连接。[0073]本发明实施例中，所述第一顶层4a的沿所述JFET的沟道区11的长度方向的尺寸dl为2微米〜50微米，dl也为所述沟道区11的长度。[0074]所述顶层连接段4c的沿所述JFET的沟道区11的长度方向的尺寸d3为1微米〜20微米。[0075]所述第一深阱段2a和所述第二深阱段2b的注入间隔区域的宽度犯为0微米〜S微米。[0076]通过将所述第一顶层4a作为所述JFET的栅极区增加所述JFET的沟道区11的纵向宽度从而增加所述JFET的夹断电压;通过减少所述JFET区域的所述第一顶层4a的面积减少所述JFET的栅极区和沟道区的横向PN结面积从而减少所述JFET的栅极漏电流;通过所述JFET的沟道阻值调节区2c调节所述JFET的沟道区11的电阻。[0077]本发明实施例中，如图2B所示，所述第二顶层4b位于所述N型深阱内部。[0078]所述第一顶层4a的延伸部分和P型阱区12连接且所述JFET的栅极对应的接触孔9位于和所述第一顶层4a的延伸部分相接触的P型阱区12的顶部。较佳为，在JFET的栅极对应的接触孔9底部的P型阱区12中形成有P型重掺杂区13。[0079]本发明实施例中，所述JFET集成于LDM0S中且位于所述LDM0S的终端区中，所述LDM0S的终端区位于所述LDM0S的器件单元区的周侧。[0080]所述N型深阱、所述漂移区场氧3、所述P型顶层和所述漏区5的工艺结构为所述JFET和所述LDM0S共用。在所述LDM0S中所述P型顶层用于降低所述LDM0S的N型深阱的表面电场。[0081]所述LDMOS的器件单元还包括：[0082]P型掺杂的沟道区，栅极结构和源区。[0083]所述栅极结构包括依次叠加的栅介质层和多晶硅栅；所述多晶硅栅覆盖在所述LDM0S的沟道区的表面且被所述多晶硅栅覆盖的所述LDM0S的沟道区表面用于形成沟道。[0084]所述LDM0S的源区形成于所述LDM0S的沟道区表面且和所述多晶硅栅的第一侧自对准，所述多晶硅栅的第二侧延伸到对应的所述漂移区场氧3的表面。[0085]所述LDM0S的沟道区由P型阱区组成，所述LDM0S的沟道区对应的P型阱区的工艺结构和图2B中的P型阱区12相同。[0086]在所述JFET的形成区域中，和所述LDM0S的源区和所述LDM0S的沟道区相对应的掺杂区结构省略，在所述JFET的形成区域中的所述漂移区场氧3的顶部形成有和所述LDM0S的所述多晶硅栅相对应第一多晶硅场板8a。所述第一多晶硅场板8a的顶部通过接触孔9连接至岫正面金属层10组成的场板电极，该场板电极接地。同时，在所述JFET的形成区域中还包括形成于靠近所述漏区5—侧的所述漂移区场氧3的顶部的第二多晶硅场板8b，所述第二多晶硅场板8b的顶部通过接触孔9连接到由正面金属层10组成的漏极。[0087]图2中，N型重掺杂区用N+标出，P型重掺杂区用P+标出，P型顶层用PT0P标出。[0088]本发明实施例的JFET直接采用位于漂移区场氧3底部的第一顶层4a作为JFET的栅极区，和图1所示的现有结构中采用LDM0S的沟道区对应的阱区作为JFET的栅极区相比，本发明实施例的JFET的栅极区的结深较浅，仅位于漂移区场氧3底部的N型深阱表面，这样能够增加增加JFET的沟道区11的纵向宽度从而增加JFET的夹断电压。[0089]其次，本发明实施例的JFET的栅极区的横向面积很容易通过第一顶层4a的版图进行更改，所以本发明实施例能减少JFET区域的所述第一顶层4a的面积，本发明实施例中主要是通过减少dl的大小来减少所述第一顶层4a的面积，从而能减少JFET的栅极区和沟道区的横向PN结面积并从而减少JFET的栅极漏电流;JFET的栅极漏电流的减少使得JFET的高压使用的工艺窗口增加。[0090]再次、本发明实施例将N型深阱设置为由第一深阱段2a和第二深阱段2b横向拼接而成，第一深阱段2a和第二深阱段2b的注入区域的注入间隔区域位于被第一顶层4a覆盖的JFET的沟道区11中并作为JFET的沟道阻值调节区2c，所以，本发明实施例能够实现JFET的沟道区11的电阻的调节，从而能增加JFET的沟道区11的电阻，能适当减少JFET的电流密度，从而能进一步抑制JFET的栅极漏电流，进一步增加JFET的高压使用的工艺窗口。[0091]由上可知，和现有结构中采用LDM0S的沟道区对应的阱区作为JFET的栅极区时工艺固定相比，本发明实施例的JFET的栅极区的工艺可调且能调节沟道区的电阻，能同时实现增加JFET的沟道区11的纵向宽度以及减少沟道区的横向尺寸，从而同时实现增加JFET的夹断电压和降低JFET的栅极漏电流的技术效果。[0092]另外，本发明实施例JFET的各组成部分都采用LDM0S的己有的工艺结构组成，并不需要增加LDM0S的工艺结构之外的其它结构，故本发明实施例JFET能很好的集成在LDM0S中；而且，本发明实施例对N型深阱和JFET的栅极区的设置仅需对版图进行更改即可实现，故工艺成本较低。[0093]如图3A所示，是本发明实施例JFET的制造方法中形成N型深阱的剖面图；图3B是图3A对应的版图；如图4A所示，是本发明实施例JFET的制造方法中形成P型顶层的剖面图；图4B是图4A对应的版图；本发明实施例JFET的制造方法包括如下步骤：[0094]步骤一、如图3A所示，提供P型掺杂的半导体衬底1上，采用光刻工艺形成光刻胶图形201定义出N型深阱的注入区域;光刻胶图形201的打开区域请参考图3B的版图所示，打开的区域对应于第一深阱段2a和第二深阱段2b的注入区域，所述第一深阱段2a和所述第二深阱段2b的注入间隔区域在图3A中通过单独用标记201a标示的光刻胶定义，可以看出光刻胶201a的宽度为d2,宽度d2为0微米〜8微米。[0095]步骤二、如图3A所示，进行所述N型深阱的离子注入202并进行退火扩散形成由第一深阱段2a和第二深阱段2b横向拼接而成的所述N型深阱，所述第一深阱段2a和所述第二深阱段2b的注入间隔区域形成JFET的沟道阻值调节区2c，沟道阻值调节区2c的宽度即为d2。[0096]步骤三、如图4A所示，在N型深阱的表面区域形成漂移区场氧3。[0097]步骤四、如图4A所示，采用光刻工艺形成的光刻胶图形203定义出P型顶层的注入区域，可以看出，光刻胶图形203的打开区域对应于P型顶层的注入区域，图4A中显示了两个间断的区域，间断的区域之间的间隔为d3;光刻胶图形203的整体版图结构请参考图4B对应的第一顶层4a、第二顶层4b和顶层连接段4c的图形结构，在第一顶层4a、第二顶层4b和顶层连接段4c的图形结构的形成区域为光刻胶图形203的打开区域。[0098]如图4A所示，进行P型的离子注入204形成所述P型顶层;所述P型顶层结构包括第一顶层4a、第二顶层4b和顶层连接段4c;所述第一顶层4a的第二侧和所述第二顶层4b的第一侧之间连接有所述顶层连接段4c，顶层连接段4c的宽度为似。[0099]所述第一顶层4a作为JFET的栅极区，被所述JFET的栅极区覆盖的所述N型深阱作为所述JFET的沟道区11，所述JFET的沟道阻值调节区2c被所述JFET的栅极区覆盖且位于所述JFET的沟道区11中并作为所述JFET的沟道区11的一部分。[0100]所述第一顶层4a沿所述JFET的沟道区11的宽度方向上还延伸到所述N型深阱外侧的所述半导体衬底1中。[0101]较佳为，所述第一顶层4a的沿所述JFET的沟道区11的长度方向的尺寸即dl为2微米〜50微米。[0102]所述顶层连接段4c的沿所述JTOT的沟道区11的长度方向的尺寸即d3为1微米〜2〇微米。[0103]步骤五、如图2A所示，形成P型阱区12,所述第一顶层4a的延伸部分和P型阱区I2连接。[0104]步骤六、如图2A所示，进行N型重掺杂注入形成所述JFET的源区6和漏区5,所述JFET的漏区5位于所述第二顶层4b的第二侧外的所述N型深阱的表面且和所述漂移区场氧3的第二侧自对准;所述JFET的源区6位于所述JFET的栅极区的第一侧外的所述N型深阱的表面且和所述漂移区场氧3的第一侧相隔有间距。[0105]步骤七、如图2A所示，进行P型重掺杂注入所述JFET的衬底引出区7,所述JFET的衬底引出区7位于所述N型深阱外的所述半导体衬底1表面。[0106]步骤七中同时在JFET的栅极对应的接触孔9底部的P型阱区12中形成P型重掺杂区13〇[0107]步骤八、形成层间膜，接触孔9,正面金属层10,对所述正面金属层10进行图形化形成所述JFET的源极、漏极、栅极和衬底电极。[0108]在所述第一顶层4a的延伸部分顶部通过接触孔9连接到所述JFET的栅极；所述JFET的源区6通过接触孔9连接所述JFET的源极;所述JFET的漏区5通过接触孔9连接到漏极;所述JFET的衬底引出区7通过接触孔9连接到衬底电极，所述衬底电极和所述JFET的栅极相连接。[0109]本发明实施例方法中，所述JFET集成于LDM0S中且位于所述LDM0S的终端区中，所述LDM0S的终端区位于所述LDM0S的器件单元区的周侧。[0110]所述N型深阱、所述漂移区场氧3、所述P型顶层和所述漏区5的工艺结构为所述JFET和所述LDM0S共用，也即所述N型深阱、所述漂移区场氧3、所述P型顶层和所述漏区5的形成步骤在所述JFET的形成区域和所述LDM0S的形成区域是同时进行的且在结构上能工艺，如果共用所述漏区5。在所述LDM0S中所述P型顶层用于降低所述LDM0S的N型深阱的表面电场。[0111]所述LDM0S的器件单元还包括：[0112]P型掺杂的沟道区，栅极结构和源区。[0113]所述栅极结构包括依次叠加的栅介质层和多晶硅栅;所述多晶硅栅覆盖在所述LDM0S的沟道区的表面且被所述多晶硅栅覆盖的所述LDM0S的沟道区表面用于形成沟道。形成所述栅介质层和所述多晶硅栅的步骤能放置在步骤四形成所述P型顶层之后以及步骤五形成所述P型阱区12之前进行。[0114]所述LDM0S的源区形成于所述LDM0S的沟道区表面且和所述多晶硅栅的第—侧自对准，所述多晶硅栅的第二侧延伸到对应的所述漂移区场氧3的表面。所述LDMOS的源区也能在步骤六中进行N型重掺杂注入时同时形成，但在结构上所述LDM0S的源区和所述JFET的源区不同，主要是:所述LDM0S的源区形成于所述LDM0S的沟道区表面且和所述多晶硅栅的第一侧自对准。[0115]所述LDM0S的沟道区由P型阱区组成，所述LDM0S的沟道区对应的P型阱区的工艺结构和图2B中的P型阱区12相同，也即所述LDM0S的沟道区在步骤五中同时形成。[0116]在所述JFET的形成区域中，和所述LDM0S的源区和所述LDM0S的沟道区相对应的掺杂区结构省略，在所述JFET的形成区域中的所述漂移区场氧3的顶部形成有和所述LDMOS的所述多晶硅栅相对应第一多晶硅场板8a。所述第一多晶硅场板8a的顶部通过接触孔9连接至岫正面金属层10组成的场板电极，该场板电极接地。同时，在所述JFET的形成区域中还包括形成于靠近所述漏区5—侧的所述漂移区场氧3的顶部的第二多晶硅场板8b，所述第二多晶硅场板8b的顶部通过接触孔9连接到由正面金属层10组成的漏极。所述第一多晶硅场板8a和所述第二多晶硅场板8b都能和所述多晶硅栅同时形成。[0117]图2中，N型重掺杂区用N+标出，P型重掺杂区用P+标出，P型顶层用PT0P标出。[0118]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

权利要求：1.一种JFET，其特征在于，包括：形成于P型掺杂的半导体衬底上N型深阱，所述N型深阱由第一深阱段和第二深阱段横向拼接而成，所述第一深阱段和所述第二深阱段的注入区域具有间隔且采用相同的工艺同时形成，所述第一深阱段和所述第二深阱段的注入间隔区域形成JFET的沟道阻值调节区；在N型深阱的表面区域中形成有漂移区场氧，在所述漂移区场氧底部的所述N型深阱表面形成有P型顶层结构，所述P型顶层结构包括第一顶层、第二顶层和顶层连接段;所述第一顶层的第二侧和所述第二顶层的第一侧之间连接有所述顶层连接段，所述第一顶层、所述第二顶层和所述顶层连接段采用相同的工艺同时形成；所述第一顶层作为JFET的栅极区，被所述JFET的栅极区覆盖的所述N型深阱作为所述JFET的沟道区，所述JFET的沟道阻值调节区被所述JFET的栅极区覆盖且位于所述JFET的沟道区中并作为所述JFET的沟道区的一部分；所述第一顶层沿所述JFET的沟道区的宽度方向上还延伸到所述N型深阱外侧的所述半导体衬底中，在所述第一顶层的延伸部分顶部形成有接触孔并通过该接触孔连接到由正面金属层组成的所述JFET的栅极；所述JFET的漏区由位于所述第二顶层的第二侧外的所述N型深阱的表面且和所述漂移区场氧的第二侧自对准的N型重掺杂区组成；所述JFET的源区由位于所述JFET的栅极区的第一侧外的所述N型深阱的表面且和所述漂移区场氧的第一侧相隔有间距的N型重掺杂区组成；所述JFET的衬底引出区由位于所述N型深阱外的所述半导体衬底表面的P型重掺杂区；所述JFET的源区通过接触孔连接到由正面金属层组成的所述JFET的源极;所述JFET的漏区通过接触孔连接到由正面金属层组成的漏极;所述JFET的衬底引出区通过接触孔连接到由正面金属层组成的衬底电极，所述衬底电极和所述JFET的栅极相连接；通过将所述第一顶层作为所述JFET的栅极区增加所述JFET的沟道区的纵向宽度从而增加所述JFET的夹断电压;通过减少所述JFET区域的所述第一顶层的面积减少所述JFET的栅极区和沟道区的横向PN结面积从而减少所述JFET的栅极漏电流;通过所述JFET的沟道阻值调节区调节所述JFET的沟道区的电阻。2.如权利要求1所述的JFET，其特征在于:所述第二顶层位于所述N型深阱内部。3.如权利要求1所述的JFET，其特征在于:所述第一顶层的延伸部分和P型阱区连接且所述JFET的栅极对应的接触孔位于和所述第一顶层的延伸部分相接触的P型阱区的顶部。4.如权利要求3所述的JFET，其特征在于:在JFET的栅极对应的接触孔底部的P型阱区中形成有P型重掺杂区。5.如权利要求1所述的JFET，其特征在于:所述JFET集成于LDMOS中且位于所述LDMOS的终端区中，所述LDMOS的终端区位于所述LDMOS的器件单元区的周侧。6.如权利要求5所述的JFET，其特征在于:所述N型深阱、所述漂移区场氧、所述P型顶层和所述漏区的工艺结构为所述JFET和所述LDMOS共用；在所述LDMOS中所述P型顶层用于降低所述LDMOS的N型深讲的表面电场。7.如权利要求6所述的JFET，其特征在于:所述LDMOS的器件单元还包括：P型掺杂的沟道区，栅极结构和源区；所述栅极结构包括依次叠加的栅介质层和多晶硅栅;所述多晶硅栅覆盖在所述LDMOS的沟道区的表面且被所述多晶硅栅覆盖的所述LDMOS的沟道区表面用于形成沟道；所述LDM0S的源区形成于所述LDM0S的沟道区表面且和所述多晶硅栅的第一侧自对准，所述多晶硅栅的第二侧延伸到对应的所述漂移区场氧的表面。8.如权利要求1所述的JFET，其特征在于:所述第一顶层的沿所述JFET的沟道区的长度方向的尺寸为2微米〜50微米。9.如权利要求1或8所述的JFET的制造方法，其特征在于：所述顶层连接段的沿所述JFET的沟道区的长度方向的尺寸为1微米〜20微米。10.如权利要求1所述的JFET的制造方法，其特征在于:所述第一深阱段和所述第二深阱段的注入间隔区域的宽度为〇微米〜8微米。11种JFET的制造方法，其特征在于，包括如下步骤：步骤一、提供P型掺杂的半导体衬底上，采用光刻定义出N型深阱的注入区域，所述N型深阱的注入区域分成具有间隔的两段；步骤二、进行所述N型深阱的离子注入并进行退火扩散形成由第一深阱段和第二深阱段横向拼接而成的所述N型深阱，所述第一深阱段和所述第二深阱段的注入间隔区域形成JFET的沟道阻值调节区；步骤三、在N型深阱的表面区域形成漂移区场氧；步骤四、采用光刻定义出P型顶层的注入区域并进行离子注入形成所述P型顶层;所述P型顶层结构包括第一顶层、第二顶层和顶层连接段;所述第一顶层的第二侧和所述第二顶层的第一侧之间连接有所述顶层连接段；所述第一顶层作为JFET的栅极区，被所述JFET的栅极区覆盖的所述N型深阱作为所述JFET的沟道区，所述JFET的沟道阻值调节区被所述JFET的栅极区覆盖且位于所述JFET的沟道区中并作为所述JFET的沟道区的一部分；所述第一顶层沿所述JFET的沟道区的宽度方向上还延伸到所述N型深阱外侧的所述半导体衬底中；步骤五、形成P型阱区，所述第一顶层的延伸部分和P型阱区连接；步骤六、进行N型重掺杂注入形成所述JFET的源区和漏区，所述JFET的漏区位于所述第二顶层的第二侧外的所述N型深阱的表面且和所述漂移区场氧的第二侧自对准;所述JFET的源区位于所述JFET的栅极区的第一侧外的所述N型深阱的表面且和所述漂移区场氧的第一侧相隔有间距；步骤七、进行P型重掺杂注入所述JFET的衬底引出区，所述JFET的衬底引出区位于所述N型深阱外的所述半导体衬底表面；步骤八、形成层间膜，接触孔，正面金属层，对所述正面金属层进行图形化形成所述JFET的源极、漏极、栅极和衬底电极；在所述第一顶层的延伸部分顶部通过接触孔连接到所述JFET的栅极;所述JFET的源区通过接触孔连接所述JFET的源极;所述JFET的漏区通过接触孔连接到漏极;所述JFET的衬底引出区通过接触孔连接到衬底电极，所述衬底电极和所述JFET的栅极相连接。12.如权利要求11所述的JFET的制造方法，其特征在于:步骤七中同时在JFET的栅极对应的接触孔底部的P型阱区中形成P型重掺杂区。13.如权利要求11所述的JFET的制造方法，其特征在于:所述第一顶层的沿所述JFET的沟道区的长度方向的尺寸为2微米〜50微米。14.如权利要求11所述的JFET的制造方法，其特征在于:所述顶层连接段的沿所述JFET的沟道区的长度方向的尺寸为1微米〜20微米。15.如权利要求1所述的JFET的制造方法，其特征在于:所述第一深阱段和所述第二深阱段的注入间隔区域的宽度为〇微米〜8微米。

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