申请/专利权人：沈阳工业大学

申请日：2021-09-27

公开（公告）日：2024-03-15

公开（公告）号：CN113972220B

主分类号：H01L27/12

分类号：H01L27/12;H01L21/84

优先权：

专利状态码：有效-授权

法律状态：2024.03.15#授权;2022.02.15#实质审查的生效;2022.01.25#公开

摘要：高集成中央双向肖特基结型单管反相器及其制造方法，属于集成电路设计和制造技术领域，涉及一种适用于高集成、高性能的具有中央肖特基结结构特征和由单个晶体管所组成；只需要一个晶体管即可实现反相器的基本功能，在同等工艺尺寸下，进一步提升了反相器的集成度。采用中央双向肖特基结设计，有助于有效隔离源漏两侧半导体内载流子互通，避免了隧道电流导致的泄漏电流的产生，有效降低了反相器的功耗。

主权项：1.高集成中央双向肖特基结型单管反相器，其特征在于，包含SOI晶圆的硅衬底1，其特征在于：SOI晶圆的硅衬底1上方为SOI晶圆的衬底绝缘层2，SOI晶圆的衬底绝缘层2的上表面与单晶硅薄膜a5的下表面、单晶硅薄膜b6的下表面和输出电极7的下表面相互接触；单晶硅薄膜a5、单晶硅薄膜b6为杂质浓度低于1016cm-3的单晶硅半导体材料；单晶硅薄膜a5和单晶硅薄膜b6分别位于SOI晶圆的衬底绝缘层2上表面的左右两侧的中间部分；单晶硅薄膜a5的上表面与重掺杂N型源区3的下表面相互接触；单晶硅薄膜b6的上表面与重掺杂P型漏区4的下表面相互接触；输出电极7为金属或合金材料；输出电极7具有大写英文字母“I”形特征；输出电极7与单晶硅薄膜a5的下方部分的前后表面和右侧表面相互接触；输出电极7与单晶硅薄膜a5的导带形成肖特基势垒，且势垒高度不小于0.3电子伏特；输出电极7与单晶硅薄膜a5的价带亦形成肖特基势垒，且势垒高度亦不小于0.3电子伏特；输出电极7与单晶硅薄膜b6的下方部分的前后表面和左侧表面相互接触；输出电极7与单晶硅薄膜b6的导带形成肖特基势垒，且势垒高度不小于0.3电子伏特；输出电极7与单晶硅薄膜b6的价带亦形成肖特基势垒，且势垒高度亦不小于0.3电子伏特；输出电极7的上表面与隔离绝缘层8的下表面相互接触；隔离绝缘层8为绝缘体材料，具有大写英文字母“I”形特征；隔离绝缘层8与单晶硅薄膜a5的中间部分的前后表面和右侧表面相互接触；隔离绝缘层8与单晶硅薄膜b6的中间部分的前后表面和左侧表面相互接触；隔离绝缘层8的上表面分别与栅电极绝缘层9的下表面和栅电极10的下表面相互接触；栅电极绝缘层9具有左右两个分离部分；栅电极绝缘层9的左侧部分的内表面的上方部分与单晶硅薄膜a5的上方部分的前后表面和右侧表面相互接触；栅电极绝缘层9的左侧部分的内表面的下方部分与重掺杂N型源区3的前后表面和右侧表面相互接触；栅电极绝缘层9的左侧部分的外表面与栅电极10的左侧内表面相互接触；栅电极绝缘层9的右侧部分的内表面的上方部分与单晶硅薄膜b6的上方部分的前后表面和左侧表面相互接触；栅电极绝缘层9的右侧部分的内表面的下方部分与重掺杂P型漏区4的前后表面和左侧表面相互接触；栅电极绝缘层9的右侧部分的外表面与栅电极10的右侧内表面相互接触；栅电极10具有大写英文字母“I”形特征；重掺杂N型源区3为掺杂浓度大于1018每立方厘米的N型半导体；重掺杂N型源区3的上表面与源电极11的下表面相互接触；重掺杂P型漏区4为掺杂浓度大于1018每立方厘米的P型半导体；重掺杂P型漏区4的上表面与漏电极12的下表面相互接触；绝缘层13为绝缘体材料；绝缘层13的下表面与栅电极绝缘层9的上表面以及栅电极10的上表面相互接触；绝缘层13的左侧内表面与源电极11的前后表面和右侧表面相互接触；绝缘层13的右侧内表面与漏电极12的前后表面和左侧表面相互接触。

全文数据：

权利要求：

百度查询： 沈阳工业大学 高集成中央双向肖特基结型单管反相器及其制造方法

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