申请/专利权人：深圳爱仕特科技有限公司

申请日：2019-09-18

公开（公告）日：2024-04-02

公开（公告）号：CN110473916B

主分类号：H01L29/16

分类号：H01L29/16;H01L29/45;H01L21/336;H01L29/78

优先权：

专利状态码：有效-授权

法律状态：2024.04.02#授权;2019.12.13#实质审查的生效;2019.11.19#公开

摘要：本发明公开了一种具有p+区域自对准工艺的碳化硅MOSFET器件的制备方法。本发明通过先光刻p阱的第一离子注入掩膜层，并且进行p阱的离子注入形成p阱区，p阱的离子注入后，淀积源极接触n+区域的第二离子注入掩膜层并不经过光刻，直接回刻刻蚀掩膜，形成n+离子注入区域，离子注入形成源极接触n+区域，源极接触n+区域形成后再淀积源极接触p+区域的第三离子注入掩膜层，不经过光刻，直接回刻刻蚀掩膜，形成p+离子注入区域，离子注入形成源极接触p+区域，不仅实现了沟道区域的自对准工艺，同时也实现了P+区域的自对准工艺，减少了一次光刻，简化工艺，节约制造成本，同时提高了碳化硅MOSFET器件导通电阻的均匀性与长期可靠性。

主权项：1.一种具有p+区域自对准工艺的碳化硅MOSFET器件的制备方法，其特征在于，包括如下步骤：S1、选取碳化硅衬底和碳化硅外延层，对碳化硅衬底和碳化硅外延层进行清洗并且干燥；S2、在碳化硅外延层表面上淀积一层第一离子注入掩膜层，并且光刻刻蚀出第一掩膜区域以及p阱注入区域；S3、对p阱注入区域进行Al离子注入，形成p阱；S4、淀积第二离子注入掩膜层，并且各向异性回刻形成第二离子注入区域，将第二离子注入区域中的第二离子注入掩膜层刻蚀干净，漏出碳化硅外延层的上表面，仅保留第一掩膜区域的侧壁部分形成第二掩膜区域；S5、在第二离子注入区域进行N离子注入，形成源极接触n+区域；S6、淀积第三离子注入掩膜层，并且各向异性回刻形成第三离子注入区域，将第三离子注入区域中的第三离子注入掩膜层刻蚀干净，漏出碳化硅外延层的上表面，仅保留第二掩膜区域的侧壁部分形成第三掩膜区域；S7、在第三离子注入区域进行Al离子注入，形成源极接触p+区域；S8、刻蚀去除碳化硅外延层上的第一掩膜区域、第二掩膜区域和第三掩膜区域；S9、进行第一绝缘栅介质层和栅电极的沉积；S10、对第一绝缘栅介质层和栅电极光刻刻蚀，形成开孔；S11、进行第二绝缘栅介质层的沉积以及光刻、刻蚀，形成源极接触孔；S12、进行源极金属的沉积、光刻刻蚀以及高温合金化，与源极接触n+区域和源极接触p+区域形成良好欧姆接触；S13、进行背面漏极金属的沉积以及高温合金化，形成良好欧姆接触；所述步骤S2中的第一离子注入掩膜层的材料是氧化硅、多晶硅、氮化硅中的一种或任意几种的组合，所述第一离子注入掩膜层的厚度为500-1500nm；所述步骤S4中的第二离子注入掩膜层的厚度等于所需碳化硅MOSFET器件的沟道长度；所述步骤S4中的第二离子注入掩膜层的材料是氧化硅、多晶硅、氮化硅中的一种或任意几种的组合，所述第二离子注入掩膜层的厚度为300-800nm。

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