申请/专利权人：英特尔公司

申请日：2014-09-18

公开（公告）日：2020-10-16

公开（公告）号：CN106575670B

主分类号：H01L29/778(20060101)

分类号：H01L29/778(20060101)

优先权：

专利状态码：失效-未缴年费专利权终止

法律状态：2022.08.26#未缴年费专利权终止;2017.10.20#实质审查的生效;2017.04.19#公开

摘要：描述了包括具有倾斜侧壁刻面的升高的III‑N半导体结构的III‑N半导体异质结构。在实施例中，促成半极性倾斜侧壁刻面的横向外延过生长用于使晶体缺陷从竖直扩展弯曲到水平扩展。在实施例中，具有低缺陷密度表面的任意大的合并的III‑N半导体结构可以从暴露硅衬底的100表面的沟槽过生长。诸如III‑N晶体管的III‑N器件可以进一步形成在升高的III‑N半导体结构上，而基于硅的晶体管可以形成在硅衬底的其它区中。

主权项：1.一种半导体异质结构，包括：衬底材料，其具有立方结晶度；以及升高的结构，其具有六角结晶度，所述升高的结构位于沟槽材料中的一个或多个沟槽中，其中所述沟槽材料与所述衬底材料的晶体平面接触，其中所述升高的结构具有与所述衬底材料的所述晶体平面实质上平行的c平面，并且其中，所述升高的结构具有倾斜侧壁刻面，所述倾斜侧壁刻面从所述升高的结构的顶表面倾斜到所述沟槽材料之上并且横向上位于所述一个或多个沟槽的侧壁之外的位置。

全文数据：用于硅CMOS相容半导体器件中的缺陷扩展控制的具有倾斜侧壁刻面的纤锌矿异质外延结构技术领域[0001]本发明的实施例总体上涉及对在立方衬底上异质外延地形成的纤锌矿材料内的缺陷的控制，并且更具体地涉及具有倾斜半极性侧壁刻面的III-N半导体异质结构。背景技术[0002]在便携式电子应用中对集成电路IC的需求激励了更高水平的半导体器件集成。在发展中的很多先进半导体器件运用非硅半导体材料，其子集具有纤锌矿结晶度。示例性纤锌矿材料包括六81、211〇、013、3〇36、€[-3丨：、81631六預、11^，其中最后三个可以被分组在一起，因为它们在ΠΙ-Ν材料系统中。III-N材料系统显示用于高电压和高频率应用（如功率管理IC和RF功率放大器）的特别的前景。III-N异质外延（异质结构）场效应晶体管HFET，例如高电子迀移率晶体管HEMT和金属氧化物半导体MOSHEMT，例如在GaN半导体与诸如AlGaN或AlInN的另一III-N半导体合金的界面处采用具有一个或多个异质结的半导体异质结构。基于GaN的HFET器件受益于相对宽的带隙（~3.4eV，实现了比基于Si的MOSFET更高的击穿电压以及高载流子迀移率。ΠΙ-Ν材料系统对光子学例如LED、光生伏打和传感器也是有用的，其中的一个或多个可能对集成到电子器件平台内是有用的。[0003]多芯片集成方法已经用于将基于硅的器件与基于纤锌矿半导体材料的器件集成在一起。这些多芯片方法具有缩放和性能限制。由于大晶格失配例如在GaN和Si之间的~41%和大热膨胀系数失配例如在Si和GaN之间的~116%，基于硅的器件例如CMOS场效应晶体管与利用纤锌矿材料系统的器件的单片集成是个挑战。这些失配可以在外延生长在硅衬底上的纤锌矿薄膜中造成大量缺陷。在没有控制缺陷的扩展的能力的情况下，缺陷密度足够低的区可能不可用于形成高功能半导体器件。用于单片集成的一种技术依赖于例如3-10微米或更厚的厚缓冲层。然而这样的厚缓冲层是昂贵且复杂的硅CMOS集成。用于管理在异质外延形成在没有厚缓冲层的CMOS相容衬底上的纤锌矿材料系统中的缺陷扩展的结构和技术因此是有利的。附图说明[0004]通过示例而非限制的方式在附图中示出了本文所述的材料。为了说明的简单和清楚，在附图中所示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可以相对于其它元件被放大。此外，在认为适当的场合，在各图之间重复附图标记以指示相应或相似的元件。在附图中：[0005]图IA是根据实施例的包括在硅上的基于硅的MOSFET和在具有倾斜侧壁的刻面ΠI-N异质结构上的III-NHFET的片上系统SoC的等距视图；[0006]图IB是根据实施例的设置在CMOS相容硅衬底上的III-N异质外延晶体的放大的等距视图；[0007]图2A和2B是纤锌矿材料系统中的穿透位错可以扩展的方向和平面的等距视图；[0008]图3A和3B是在本发明的实施例中的用于缺陷扩展和控制的倾斜晶体平面的等距视图；[0009]图4A、4B、4C和4D是根据实施例的具有倾斜侧壁刻面的III-N异质结构的等距视图；[0010]图5A、5B、5C和5D是根据实施例的并入了图4A-4D中所示的刻面III-N异质结构的半导体器件的等距视图；[0011]图6A和6B是根据实施例的示出作为外延生长时间和沟槽宽度二者的函数的在刻面III-N异质结构内的缺陷扩展的横截面视图；[0012]图6C示出根据实施例的刻面III-N异质结构的z高度和衬底沟槽宽度之间的相关性；[0013]图7是根据实施例的示出在横向生长阶段期间GaN外延生长条件对晶体刻面化faceting的影响的趋势矩阵；[00M]图8A是根据实施例的示出形成具有倾斜侧壁刻面的半导体异质结构的方法的流程图；[0015]图8B是根据实施例的示出形成包括基于硅的MOSFET和在具有倾斜侧壁刻面的异质外延GaN结构上的基于GaN的HFET的SoC的方法的流程图；[0016]图9A、9B、9C、9D、9E、9F和9G是根据实施例的在执行图8B中所示的方法中的选定操作时演变的SoC的横截面视图；[0017]图10示出根据本发明的实施例的采用SoC的移动计算平台和数据服务器机器，所述SoC包括在硅上的硅FET和在具有倾斜侧壁刻面的异质外延GaN结构上的GaNHFET;以及[0018]图11是根据本发明的实施例的电子计算装置的功能框图。具体实施方式[0019]参考附图描述了一个或多个实施例。虽然详细描绘并讨论了具体构造和布置，应理解，这仅是为了例示性目的而完成的。相关领域中的技术人员将认识到，其它构造和布置是可能的而不脱离本描述的精神和范围。对相关领域中的技术人员显而易见的是，可以在除了本文中详细描述的那些以外的各种其它系统和应用中采用本文所述的技术和或布置。[0020]在下面的具体实施方式中参考形成其一部分并示出示例性实施例的附图。此外，应理解，可以利用其它实施例，并且可以做出结构和或逻辑变化而不脱离所主张的主题的范围。还应注意，诸如上、下、顶部、底部等方向和基准可以只用于方便对图中的特征的描述。因此，不应在限制性的意义上理解下面的具体实施方式，并且所主张的主题的范围仅由所附权利要求及其等效形式限定。[0021]在下面的描述中，阐述了很多细节。然而对本领域中的技术人员显而易见的是，可以在没有这些具体细节的情况下实施本发明。在一些实例中，公知的方法和器件以框图的形式而非细节的形式示出，以避免使本公开难以理解。在整个这个说明书中对"实施例"或"一个实施例"的提及意指结合实施例所述的特定特征、结构、功能或特性被包括在本发明的至少一个实施例中。因此，短语"在实施例中"或"在一个实施例中"在该说明书中各处的出现不一定都指本发明的同一实施例。此外，特定特征、结构、功能或特性可以在一个或多个实施例中以任何适当的方式组合。例如，在与第一实施例和第二实施例相关联的特定特征、结构、功能或特性不相互排斥的任何地方，这两个实施例可以进行组合。[0022]如在本描述和所附权利要求中使用的，单数形式"一"和"所述"旨在还包括复数形式，除非上下文另外明确指示。也将理解，如在本文使用的术语"和或"指代并包括相关联的列出项目中的一个或多个项目的任何和所有可能的组合。[0023]术语"耦合"和"连接"连同其派生词在本文可以用于描述部件之间的功能或结构关系。应理解，这些术语并不是要作为彼此的同义词。更确切地，在特定实施例中，"连接"可以用于指示两个或更多元件彼此直接物理、光学或电接触。"耦合"可以用于指示两个或更多元件彼此直接或间接在它们之间有其它中间元件物理、光学或电接触，和或两个或更多元件彼此协作或相互作用例如，如在因果关系中那样）。[0024]如在本文使用的术语"在…之上"、"在…之下"、"在…之间"和"在…上"指一个部件或材料相对于其它部件或材料的相对位置，其中这样的物理关系是值得注意的。例如在材料的背景中，设置在一种材料或材料层之上或之下的另一材料或材料层可以直接接触或可以具有一个或多个中间材料层。此外，设置在两种材料或材料层之间的一种材料可以与这两个层直接接触或可以具有一个或多个中间层。相反，在第二材料或材料层"上"的第一材料或材料层与该第二材料材料层直接接触。将在部件组件的背景中做出类似的区分。[0025]如在整个说明书中和权利要求中使用的，由术语"…中的至少一个"或"…中的一个或多个"连接的一列项目可以指所列项目的任何组合。例如，短语"A、B或C中的至少一个"可以指A、B、C、A和B、A和C、B和C或A、B和C。[0026]本文中描述了具有倾斜侧壁刻面的纤锌矿异质外延结构和用于形成这样的结构的横向过生长技术。如下所述，这样的结构和技术提供了对在具有不同结晶度的衬底上异质外延形成的纤锌矿晶体材料内的缺陷扩展的控制的度量。在特别有利的实施例中且如下面进一步例示的，缺陷可以远离器件层扩展，作为减小设置在异质外延结构之上的有源半导体器件层内的缺陷密度的手段。在实施例中，具有显著的横向生长速率的外延生长工艺用于使缺陷扩展的方向远离纤锌矿晶体c轴弯曲并提供在明显低于一般利用的厚例如1-3μπι异质外延缓冲层的异质外延膜厚度下具有期望缺陷密度的器件层。也如下所述，根据实施例的并入倾斜侧壁刻面的异质外延结构的几何剖面可以主要用于缺陷扩展的控制，或这些半极性表面可以进一步在功能器件结构内被运用，例如以另外形成非平面器件，例如多栅极FET、二极管等。[0027]在其它实施例中，在诸如娃表面的立方衬底表面上形成的模板结构可以沿着期望的立方晶体平面对准，使得用于由模板结构形成异质外延结构的横向过生长条件可以被调节为以允许形成具有载流方向的器件的方式使缺陷远离纤锌矿c平面器件表面弯曲，从而促进了密集的SoC架构，该载流方向与在衬底表面的相邻部分上形成的硅MOSFET的载流方向一致。[0028]图IA是包括设置在第一立方半导体表面区102之上的基于硅的MOSFET125的SoC101的等距视图。SoC101还包括根据实施例的设置在第二立方半导体表面区103之上的在具有倾斜侧壁刻面的升高的ΠΙ-Ν半导体130上的基于III-N的HFET160。升高的III-N半导体130和立方半导体表面区102-起形成半导体异质结构。特别地，为了演示的清楚，在III-N材料系统例如4預、6&1六16&111^16&~等）的上下文中描述示例性实施例。然而，发明人目前理解，本文中所述的结构和技术广泛应用于至少还包括AgI、ZnO、CdS、CdSe、a-Si^PBN的纤锌矿半导体系列。这样，可以预期，熟悉替代的纤锌矿半导体材料的特性的本领域技术人员将能够在缺少本文中所述的示例性III-N材料系统和替代的纤锌矿材料系统之间的显著不相容性的一些具体现有知识的情况下成功地应用本文所述的技术。同样为了清楚起见，示例性实施例在III-NHFET的上下文中提供很多细节。然而，发明人目前理解，本文中所述的结构和技术广泛应用于至少包括晶体管（例如还包括HBT和用于LED、光子学、光生伏打应用的光电）二极管的半导体器件系列。这样，可以预期，熟悉替代的半导体器件的特性的本领域技术人员将能够在缺少本文中所述的示例性HEFT器件和替代的器件之间的显著不相容性的一些具体现有知识的情况下成功地应用本文所述的技术。[0029]继续图1A，升高的III-N半导体结构130设置在立方半导体表面之上，该立方半导体表面在示例性实施例中是具有预定晶体取向的实质上单晶的衬底105的表面区。衬底105可以是各种材料，包括但不限于硅、锗、SiGe、如GaAs、InP和3C-SiC等III-V化合物。在示例性实施例中，衬底105是硅，这对于HFET160与常规硅MOSFET125的单片集成是有利的。实质上单晶的衬底105的晶体取向可以是（100、（111或（110中的任一个。其它晶体取向也是可能的。在一个示例性硅衬底实施例中，衬底105是（100硅。对于（100硅沉底105，半导体表面可以是朝向[110]被误切或偏切的offcut，例如2-10°，以促进具有纤锌矿结晶度的升高的III-N半导体结构130的成核。[0030]同样设置在衬底半导体表面之上的是沟槽材料115。沟槽材料115可以具有已知在相邻单片集成的半导体器件之间提供足够的电隔离的任何电介质。在示例性实施例中，沟槽材料115是隔离电介质，例如但不限于氧化硅SiO、氮化硅SiN、氮氧化硅SiON、碳氮化硅SiCN或低k材料例如掺碳二氧化硅SiOC、多孔电介质等）。在实施例中，沟槽材料115被图案化成电介质材料的条，衬底半导体表面的区设置在条之间。在衬底是（100硅的一个示例性实施例中，电介质材料的沟槽和条具有它们与〈11〇方向对准的最长的长度。[0031]图IB是根据实施例的进一步示出设置在CMOS相容的硅衬底105之上的GaN异质外延晶体的SoC101的放大的等距视图。衬底105是CMOS相容的，这是因为（100晶体取向并且因为图案化的器件特征偏向〈11〇方向。如下面进一步描述的，在升高的半导体130设置在与〈11〇方向对准的沟槽侧壁内的情况下，可以形成基于ΠI-N异质结构130的器件例如HFET160，它们的载流方向与MOSFET125的载流方向对准。在单片集成的III-N器件和硅器件之间的这种方向对准优化了MOSFET125的性能并简化了III-N器件到SoC101中的集成。如图IB中进一步所示的，升高的III-N半导体结构130的c轴理想地被对准为近似正交于100衬底半导体表面。然而实际上，作为在误切的衬底上的不完美的外延生长的结果，c轴可以稍微倾斜，例如比正交于（100硅衬底平面小几度。纤锌矿结晶度缺乏反演对称性，且更具体地，{0001}平面不是等同的。对于图IB中所示的示例性GaN晶体，{0001}平面之一一般被称为Ga面+c极性），而另一平面被称为1^面-C极性）。在不例性实施例中，{000-1}平面更接近衬底105的半导体表面，且升高的III-N半导体结构130可以被称为Ga极性+c，因为Ga或其它III族元素）的三个键指向衬底105。对于Ga或其它III族元素）的三个键指向背离衬底的替代的实施例，升高的III-N半导体结构130将被称为N极性-C。[0032]注意，在示例性硅衬底表面和示例性III-N异质结构之间存在明显的晶格失配，诸如穿透位错的晶体缺陷可以存在于升高的III-N半导体结构130中。图2A和2B是纤锌矿材料系统中的穿透位错可以扩展或滑移的方向和平面的等距视图。如图2A所示，穿透位错231沿着（1-100滑动平面平行于c轴竖直滑移。在c轴的取向近似为如图IB所示的情况下，这样的竖直缺陷扩展可能是不利的，因为接近III-N异质结构的表面的缺陷密度仅仅是III-N异质结构的厚度或z高度的弱函数。如图2B所示，穿透位错232沿着0001滑动平面不平行于c轴滑移。在c轴的取向近似为如图IB所示的情况下，这样的横向或水平缺陷扩展是有利的，因为接近III-N异质结构的表面的缺陷密度为III-N异质结构的厚度或z高度的较强函数。在平行于c平面的顶表面处的较低缺陷密度于是对于给定III-N薄膜厚度是可能的。[0033]在实施例中，升高的III-N半导体结构130图1A包括从竖直例如平行于c轴扩展方向弯曲到接近非竖直扩展方向（例如垂直于c轴）的晶体缺陷，例如穿透位错。弯曲位错在升高的ΠI-N半导体结构130内将它的扩展方向从图2A所示的方向改变为图2B所示的方向。在示例性实施例中，纤锌矿材料的横向外延过生长LEO用于使位错远离下层沟槽横向地弯曲并滑移，III-N异质结构在下层沟槽内与衬底半导体表面接合。这与LEO结构形成对比，在LEO结构中竖直缺陷扩展被维持，以便减小在横向生长的III-N材料内的缺陷密度。[0034]在实施例中，升高的III-N半导体结构130具有不平行且不正交于c轴的倾斜侧壁刻面。倾斜侧壁刻面指示根据本发明的实施例的LEO技术，其有利地使晶体缺陷方向远离c轴弯曲。倾斜侧壁刻面有利地是以50°和80°之间的角度与c平面0001相交的半极性平面。图3A和3B是在本发明的实施例中的可以用于缺陷扩展和控制的两个示例性倾斜晶体平面的等距视图。图3A示出倾斜半极性平面305A，其为{11-22}平面且离c平面（0001大约58.4°。图3B示出另一示例性倾斜半极性平面305B，其为{1-101}平面且离c平面0001大约61°。在示例性实施例中，升高的III-N半导体结构130图1A具有沿着半极性平面305A或305B中任一个或它们的等效平面的倾斜侧壁刻面。发明人发现，相对于c平面大约60°的半极性平面对于控制横向过生长的III-N材料内的缺陷的扩展是特别有利的。然而，也可以在替代的实施例中利用以50°和80°之间的任何角度与c平面相交的其它倾斜平面。例如，在一个替代的实施例中，升高的III-N半导体结构130具有在半极性平面{20-21}后面的倾斜侧壁刻面，半极性平面{20-21}相对于c平面例如0001具有大约75°的角度。[0035]图4A、4B、4C和4D是根据实施例的包括具有倾斜侧壁刻面的升高的III-N半导体结构的半导体异质结构的等距视图。每个半导体异质结构可以被发现例如设置在图IA所示的半导体表面区103之上。首先参考图4A，示例性半导体异质结构403A包括从由沟槽材料115形成的多个沟槽延伸出来的多个升高的半导体结构13^、13«、130：。每个沟槽暴露出在沟槽材料115的相邻条之间的衬底105的半导体表面。例如，升高的半导体结构130A设置在沟槽416内并延伸到具有比沟槽侧壁417的z高度更大的z高度的顶表面。升高的III-N半导体结构130A包括从升高的III-N半导体结构130A的顶表面到与横向设置在沟槽侧壁417之外的沟槽材料115的界面的一对侧壁刻面405。侧壁刻面405相交，形成在y-z平面中的尖顶式m-N半导体结构剖面。对于这种升高的m-N半导体结构，存在的唯一C平面在每个升高的III-N半导体结构的中心线处的顶点处。侧壁刻面405可以是在图3A、3B的上下文中所述的那些中的任一个，其例如具有离c轴大约60°的法向向量405N。[0036]在实施例中，升高的III-N半导体结构包括从衬底半导体的暴露表面延伸的多个穿透位错，其穿过沟槽的z高度并朝着这对倾斜侧壁刻面之一弯曲。这种缺陷扩展控制在图4A中进一步示出，穿透位错缺陷435A中的至少一些在沟槽416内竖直滑移，在沟槽材料115上方的Z高度处远离C轴弯曲，并水平滑移到倾斜侧壁刻面405在图4A中被示为点缺陷435B。图4A中所示的缺陷435A是用电子显微镜例如TEM容易观察到的缺陷弯曲的表示。[0037]图4B示出包括多个升高的III-N半导体结构130D、130E和130F的示例性半导体异质结构403B，每个半导体结构具有大体上如上面在图4A的上下文中描述的倾斜侧壁刻面405。替代在顶点处相交，一对侧壁刻面405被实质上与c平面平行的顶表面438分开。图4B中的虚线区分图4A的III-N半导体结构130A方向上在衬底105之上延伸的一个示例性实施例中，半导体器件503A是具有设置在栅极叠置体560A的相对侧上的源极端子561和漏极端子562的双栅极HFET，使得载流方向在衬底105的〈110方向（图5A中的X轴上。在另外的实施例中，半导体器件503A与衬底105之上的第二区相邻，在第二区中娃MOSFET也具有针对〈11〇载流方向布置的端子。例如，在图IA所示的SoC101中，半导体器件503A可以设置在衬底表面区103之上，HFET160具有实质上如图5A所示的端子560A、561和562。[0051]强调半导体器件503A可以是利用本文所述的提高的半导体结构的各种各样的器件中的一个或多个，图5A进一步示出以与关于栅极叠置体560A所描述的方式类似的方式设置在升高的ΠΙ-Ν半导体结构之上的LED端子560B和光学调制器端子560C。[0052]图5B示出包括一个或多个HFET结构的另一示例性半导体器件503B，所述HFET结构包括设置在器件层之上的栅极叠置体，例如极化层和或沟道层。示出三个不同的栅极叠置体实施例。栅极叠置体560D是设置在c平面以及倾斜刻面上的器件层之上的三栅极。因为c平面是极性的，具有较高电荷密度的2DEG形成在设置在c平面上的GaN沟道层中。因为倾斜亥晒是半极性的，具有较低电荷密度的2DEG形成在设置在这些刻面上的GaN沟道层中。这样，栅极叠置体560D形成多电导率器件。源极和漏极端子可以设置在栅极叠置体560D的任一侧上，例如上面在栅极叠置体560A的上下文中所述的。[0053]图5B进一步示出仅仅设置在提高的III-N半导体结构的c平面表面之上的栅极叠置体560E，其中半导体缺陷密度最低。源极和漏极端子可以设置在栅极叠置体560D的任一侧上，例如上面在栅极叠置体560A的上下文中所述的。在替代的实施例中，源极端子561和漏极端子562可以设置在倾斜侧壁刻面和周围的栅极叠置体560F之上，如图5B中进一步所示的。[0054]图5C和5D分别示出利用升高的III-N半导体结构403C图4C和403D图4D的低缺陷密度c平面的两个示例性平面半导体器件503C和503D。在图5C中，半导体器件503C包括设置在半导体器件层550之上的栅极叠置体560G。栅极叠置体560G设置在c平面上的器件层之上，形成平面栅极晶体管。在示例性实施例中，半导体器件层550包括III-N极化层，例如AlGaN。栅极叠置体560G包括至少栅极电极，并且还可以包括栅极电介质。栅极电极可以是已知具有与设置在III-N极化层之下的沟道半导体层的适当的电导率和逸出功差的任何金属或半导体。栅极电介质如果存在可以是已知适合于ΠΙ-ΝFET的任何高k或常规电介质材料。沟道半导体可以是GaN或具有与III-N极化材料不同的压电和自发极化强度的任何其它III-N材料，使得在某些情况下，以能够由施加到栅极叠置体560G的偏压控制的方式形成二维电子气2DEG。[0055]在衬底105是（100硅并且沟槽材料115在〈110方向上在衬底105之上延伸的一个示例性实施例中，半导体器件503C是具有设置在栅极叠置体560G的相对侧上的源极端子561和漏极端子562的HFET，HFET的载流方向在〈110方向（图5C中的X轴上。在另外的实施例中，半导体器件503C与衬底105之上的第二区相邻，在第二区中娃MOSFET也具有针对〈110载流方向布置的端子。例如，在图IA所示的SoC101中，半导体器件503C可以设置在衬底表面区103之上，HFET160具有实质上如图5C所示的端子560A、561和562。在图5C所示的另一实施例中，源极端子561和漏极端子562设置在栅极叠置体560H的相对侧上，使得HFET载流方向与衬底105的〈-110〉方向（图5C中的y轴对准。[0056]图5D示出设置在堆叠式III-N半导体异质结构430D图4D上的器件层550之上的示例性平面晶体管。半导体器件503D包括设置在半导体器件层550之上的栅极叠置体5601。栅极叠置体5601设置在c平面上的器件层之上，形成平面栅极晶体管。在示例性实施例中，半导体器件层550包括III-N极化层，例如AlGaN。栅极叠置体5601至少包括栅极电极，并且还可以包括栅极电介质。栅极电极可以是已知具有与设置在III-N极化层之下的沟道半导体层的适当的电导率和逸出功差的任何金属或半导体。栅极电介质如果存在可以是已知适合于III-NFET的任何高k或常规电介质材料。沟道半导体可以是GaN或具有与III-N极化材料不同的压电和自发极化强度的任何其它III-N材料，使得在某些情况下，以能够由施加到栅极叠置体5601的偏压控制的方式形成二维电子气2DEG。[0057]在衬底105是（100硅并且沟槽材料115在〈110方向上在衬底105之上延伸的一个示例性实施例中，半导体器件503D是具有设置在栅极叠置体5601的相对侧上的源极端子561和漏极端子562的HFET，HFET的载流方向在〈110方向（图5D中的X轴上。在另外的实施例中，半导体器件503D与衬底105之上的第二区相邻，在第二区中娃MOSFET也具有针对〈110载流方向布置的端子。例如，在图IA中所示的SoC101中，半导体器件503D可以设置在衬底表面区103之上，HFET160具有实质上如图5D所示的端子5601、561和562。在同样在图5D中所示的另一实施例中，源极端子561和漏极端子562设置在栅极叠置体560J的相对侧上，使得HFET载流方向与衬底105的〈-110〉方向对准。器件也可以形成在设置在位于氧化物结构275之间的器件层区域的顶部上，如由虚线电极577所示的，因为这些区将有利地没有合并过生长GaN盖的区。[0058]可以使用各种方法来制造上面所述的半导体异质结构和半导体器件。可以用各种生长技术和外延生长室构造来执行对提高的III-N半导体结构的制造而言至关重要的横向外延过生长。在实施例中，横向外延过生长条件被设计成促成上面所述的倾斜侧壁刻面。特别地，倾斜侧壁刻面可被形成的容易程度可以部分地取决于从其开始对过生长进行种晶的衬底半导体表面。例如，由具有立方结晶度例如3C-SiC或硅）的衬底半导体表面比由具有六角纤锌矿结晶度例如4H-SiC的衬底半导体表面形成倾斜侧壁刻面更有挑战性。在一些实施例中，为了便于从硅立方衬底促成倾斜侧壁刻面的横向III-N过生长，III-N外延材料从〈111表面种晶。然而对于有利地与CMOS更相容的那些实施例，在从（100硅衬底种晶的III-N外延材料的横向过生长期间主要通过控制横向外延生长条件来促成倾斜侧壁刻面。[0059]图7是根据实施例的示出在从（100硅表面种晶的GaN材料的横向生长阶段期间横向GaN生长条件对晶体刻面化的影响的趋势矩阵。虽然在实验上研究了具有正交于（100硅表面的c轴的GaN，发明人目前理解图7所示的影响可以应用于III-N系统中的其它材料并可以进一步应用于其它衬底晶体取向以及其它纤锌矿外延材料。[0060]进一步参考图7,发明人发现生长压力是能够被控制以促成上面所述的倾斜侧壁刻面的重要参数。通常，较低的生长压力生长被发现促成非倾斜侧壁平面的生长，而较高的生长压力促成倾斜半极性平面。虽然不受理论限制，但发明人目前理解压力的这个影响与外延材料内的悬空键DB密度有关。可用活性氮的水平越高，则高压力可以实现较高DB密度的倾斜平面。在示例性GaN实施例中，横向外延过生长压力在30-350托的范围内。发明人还发现生长温度是可以被控制以促成上面所述的倾斜侧壁刻面的重要参数。通常，较高的生长温度被发现促成非倾斜侧壁平面的生长，而较低的生长温度促成倾斜平面。在示例性GaN实施例中，横向外延过生长温度在950-1150°C的范围内。发明人还发现生长VIII前体比是可以被控制以促成上面所述的倾斜侧壁刻面的重要参数。通常，较低的VIII促成非倾斜侧壁平面，而较高的VIII比促成倾斜平面的形成。在V族前体是NH3而III族前体是三甲基镓TMG的示例性GaN实施例中，VIII比在100-5000的范围内。遵循该指导，普通技术人员可以确定可以在下面的方法中的任一个中被进一步用于制造在本文其它地方提供的各种示例性结构和器件的适当的LEO工艺空间。[0061]图8A是根据实施例的示出形成具有倾斜侧壁刻面的半导体异质结构的方法801的流程图。方法801可以用于形成本文所述的半导体异质结构（例如图4A-4D中的任一个。在操作810,方法801开始于在衬底半导体表面上形成模板结构。虽然可以采用已知适合于异质外延纤锌矿晶体生长的任何模板结构，但在具有立方半导体表面的示例性实施例中，模板包括在衬底的〈11〇方向上延伸的沟槽。模板结构暴露（100半导体表面的条。在操作820,纤锌矿材料被成核并从暴露的半导体衬底表面生长以回填模板结构（例如回填沟槽条）。纤锌矿材料在操作820生长，直到达到模板侧壁的竖直高度为止。操作820可以依赖于第一外延生长条件例如第一III-N生长压力、第一III-N生长温度和第一VIII生长前体比）。当模板结构实质上被回填时，操作820可以终止。[0062]方法801继续到LEO操作830，其中纤锌矿材料以促成倾斜侧壁刻面的形成的方式在模板材料之上横向过生长。为了促进倾斜刻面，外延生长条件可以例如基于趋势矩阵例如在图7中针对GaN描绘的趋势矩阵而从在操作820采用的那些条件例如第二III-N生长压力、第二III-N生长温度和第二VIII生长前体比改变。[0063]方法801然后在操作840完成，其中在操作830形成的提高的结构之上形成一个或多个半导体器件层。操作840可能需要例如沟道层和或极化层和或量子阱叠置体等的外延生长。可以在操作840采用已知适合于形成期望的器件层的任何外延工艺。器件终止和互连可以然后以任何常规方式进行以完成半导体器件例如本文在图5A-5D的上下文中所述的那些半导体器件中的任一个）。[0064]图8B是根据实施例的示出形成包括硅上的MOSFET和在具有倾斜侧壁刻面的异质外延GaN结构上的GaNHFET的SoC的方法802的流程图。方法802是方法801的一个示例性实施例。图9A-9G是根据实施例的在执行图8B中所示的方法中的选定操作时演变的SoC的横截面视图。[0065]参考图8B，方法802开始于在（100硅表面之上形成〈110取向的沟槽条。在进一步在图9A中针对SoC101示出的示例性实施例中，沟槽材料115在第一衬底表面区102内形成在鳍状物结构906之上，并在第二衬底表面区103内被进一步图案化成沟槽416。[0066]返回到图8B，在操作821，在（100硅衬底表面之上形成成核层，并使用第一外延生长条件使GaN在沟槽内生长。可以例如通过化学气相沉积CVD、蒸汽气相沉积PVD溅射）或分子束外延MBE来外延地沉积薄成核层例如10-50nm厚）。该层有利地对暴露的半导体表面有选择性，并且不形成在沟槽材料例如电介质氧化物上。然而在一些实施例中，成核层不是选择性的，并且非晶形材料形成在非半导体沟槽材料上。材料在操作821生长，直到达到模板侧壁的竖直高度为止。操作821可以依赖于第一外延生长条件例如第一GaN生长压力、第一GaN生长温度和第一VIII生长前体比）。当沟槽被实质上填充时，操作821可以终止。在进一步在图9B中示出的示例性实施例中，在操作821终止时，III-N半导体结构630实质上与沟槽材料115成一平面。[0067]返回到图8B，在操作831，通过促成倾斜刻面的GaNLEO工艺在模板沟槽的外部形成倾斜GaN刻面。对于示例性实施例，在操作821采用的第一GaN生长压力、第一GaN生长温度和第一NGa生长前体比中的至少一个被改变为第二较高的GaN生长压力、第二较低的）GaN生长温度或第二较高的NGa生长前体比中的至少一个。在一个示例性实施例中，在操作821采用的第一GaN生长压力在操作831被增加到在30-350托的范围内的第二GaN生长压力；在操作821采用的第一GaN生长温度在操作831被减小到在950-1150°C的范围内的第二GaN生长温度；并且在操作821采用的第一NGa生长前体比在操作831被增加到在100-5000NH3TMG的范围内的第二NGa生长前体比。在实施例中，在操作831采用的外延生长工艺具有至少1.5:1并且有利地为2:1或更大的横向生长速率:竖直生长速率。在操作831期间缺陷远离纤锌矿晶体c轴扩展。在操作831，GaN膜有利地在沟槽材料表面之上生长不超过1μm。如进一步在图9C和9D中所示的，具有尖顶式剖面的提高的半导体结构130AU30B和130C在操作831的初始部分期间形成。利用附加的LEO持续时间，尖峰扩张成梯形剖面，其继续扩张成具有梯形剖面和小于例如750nm的z高度的任意大的合并的提高的结构430。[0068]返回到图8B，方法802在操作840继续，其中包括III-N极化层的半导体器件层生长在由GaNLEO操作831形成的提高的GaN半导体结构之上。任何常规外延工艺可以用于形成III-N极化层。如进一步在图9E中所示的，极化层550包括将在与提高的结构430的界面处形成2DEG的III-N极化层。再次参考图8B，栅极叠置体沉积在III-N极化层之上。在进一步在图9F中示出的示例性实施例中，栅极叠置体的形成进一步需要沉积栅极电介质960A并沉积栅极电极960B。诸如CVD和原子层沉积ALD的任何已知的电介质沉积工艺可以用于形成栅极电介质960A。诸如CVD、ALD和或PVD的任何已知的金属沉积工艺可以用于形成栅极电极960B〇[0069]方法802图8B继续进行操作852,其中使用任何已知的技术通过使源极漏极半导体外延地生长来形成III-N源极漏极端子。例如，可以在将栅极电介质和栅极电极沉积在III-N极化层之上之后生长提高的源极漏极半导体。替代地，可以在将栅极电介质和栅极电极沉积在ΠΙ-Ν极化层之上之前生长源极漏极半导体。在操作853,基于硅的MOSFET在操作853形成在衬底之上。可以在操作853引入任何已知的MOSFET制造工艺。在进一步在图9G中示出的示例性实施例中，使用任何已知的技术形成非平面MOSFET125例如finFET。在替代的实施例中，可以形成平面M0SFET。方法802图8B在操作850完成，其中使用任何已知的后段金属化工艺使基于硅的MOSFET125与基于III-N的HFET160互连。[0070]图10示出根据本发明的实施例的系统1000,其中移动计算平台1005和或数据服务器机器1006采用IC，IC包括采用具有倾斜侧壁刻面的提高的III-N半导体的至少一个III-NHFET。服务器机器1006可以是任何商业服务器，例如包括设置在机架内并联网在一起用于电子数据处理的任何数量的高性能计算平台，其在示例性实施例中包括封装的单片IC1050。移动计算平台1005可以是被配置成用于电子数据显示、电子数据处理、无线电子数据传输等中的每一项的任何便携式装置。例如，移动计算平台1005可以是平板计算机、智能电话、膝上型计算机等中的任一个，并且可以包括显示屏例如电容式、电感式、电阻式或光学触摸屏）、芯片级或封装级集成系统1010以及电池1015。[0071]不管是设置在放大视图1020中所示的集成系统1010内还是作为在服务器机器1006内的独立封装芯片，封装的单片IC1050都包括存储器芯片（例如RAM或处理器芯片例如微处理器、多核微处理器、图形处理器等），其包括设置在具有倾斜侧壁刻面的提高的III-N半导体上的至少一个III-NHFET，例如在本文的其它地方所述的。单片IC1050可以连同下列项中的一个或多个进一步耦合到板、衬底或内插件1060:功率管理集成电路PMIC1030、包括宽带RF无线发射机和或接收机TXRX例如包括数字基带，并且模拟前端模块还包括发射路径上的功率放大器和接收路径上的低噪声放大器的RF无线集成电路RFIC1025以及其控制器1035。[0072]在功能上，PMIC1030可以执行电池功率调节、DC到DC转换等，并且因而具有耦合到电池1015的输入端并具有向其它功能模块提供电流供应的输出端。如进一步示出的，在示例性实施例中，RFIC1025具有耦合到天线未示出）的输出端，以实现多种无线标准或协议中的任一个，包括但不限于Wi-FiIEEE802.11族）、WiMAXIEEE802.16族）、IEEE802.20、长期演进（LTE、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物以及被指定为3G、4G、5G和更高代的任何其它无线协议。在替代的实施方式中，这些板级模块中的每一个可以集成到与单片IC1050的封装衬底耦合的单独IC上或集成在与单片IC1050的封装衬底耦合的单个IC内。[0073]图11是根据本公开的至少一些实施方式布置的计算装置1100的功能框图。例如可以在平台1005或服务器机器1006内部发现计算装置1100。装置1100还包括容纳多个部件的母板1102,所述部件例如但不限于处理器1104例如应用处理器），其还可以包含根据本发明的实施例的设置在具有倾斜侧壁刻面的提高的ΠI-N半导体上的至少一个III-NHFET。处理器1104可以物理和或电气地耦合到母板1102。在一些示例中，处理器1104包括封装在处理器1104内的集成电路管芯。通常，术语"处理器"或"微处理器"可以指处理来自寄存器和或存储器的电子数据以将该电子数据转换成可以进一步存储在寄存器和或存储器中的其它电子数据的任何器件或器件的部分。[0074]在各种示例中，一个或多个通信芯片1106也可以物理和或电气地耦合到母板1102。在另外的实施方式中，通信芯片1106可以是处理器1104的部分。根据其应用，计算装置1100可以包括可以或可以不物理和电气地耦合到母板1102的其它部件。这些其它部件包括但不限于易失性存储器例如DRAM、非易失性存储器例如ROM、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统GPS装置、罗盘、加速度计、陀螺仪、扬声器、照相机以及大容量存储装置例如硬盘驱动器、固态驱动器SSD、光盘CD、数字通用盘DVD等等。[0075]通信芯片1106可以实现用于往返于计算装置1100的数据传输的无线通信。术语"无线"及其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固体介质来传递数据的电路、装置、系统、方法、技术、通信通道等。该术语并不暗示相关联的装置不包含任何线，虽然在一些实施例中它们可以不包含线。通信芯片1106可以实现多种无线标准或协议中的任一个，包括但不限于在本文其它地方描述的那些。如所讨论的，计算装置1100可以包括多个通信芯片706。例如，第一通信芯片可以专用于较短距离无线通信，例如Wi-Fi和蓝牙，而第二通信芯片可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。[0076]虽然参考各种实施方式描述了本文中阐述的某些特征，但该描述并不是要以限制性意义进行解释。因此，本文所述的实施方式的各种修改以及对本公开所属领域中的技术人员显而易见的其它实施方式被认为在本公开的精神和范围内。[0077]将认识到，本发明不限于这样描述的实施例，但可以利用修改和改变来实践本发明而不脱离所附权利要求的范围。例如，上面的实施例可以包括在下面进一步提供的特征的特定组合。[0078]一个或多个第一实施例，半导体异质结构包括具有立方结晶度的衬底半导体。异质结构还包括设置在沟槽材料层中的一个或多个沟槽中的具有纤锌矿结晶度并与衬底半导体的表面相交的升高的半导体结构。升高的半导体结构还具有从升高的半导体结构的顶表面倾斜到与横向设置在沟槽的侧壁之外的沟槽材料的界面的一对倾斜侧壁刻面。[0079]为促进第一实施例，升高的半导体结构包括具有几乎正交于衬底半导体表面的c轴的III-N半导体。倾斜侧壁刻面是不平行且不正交于c轴的半极性平面。[0080]为促进第一实施例，升高的半导体结构包括具有距平行于衬底的（100平面不大于10°的c平面的III-N半导体。倾斜侧壁刻面是以50-80度的角与c平面相交的半极性平面。[0081]为促进上面的实施例，倾斜侧壁刻面中的至少一个是选自由{1-101}、{1122}和{2021}组成的组的半极性平面。[0082]为促进第一实施例，一个或多个沟槽还包括第一沟槽和第二沟槽，并且升高的半导体结构具有与c平面实质上平行并在第一和第二沟槽之间延伸的顶表面。[0083]为促进上面的实施例，多个穿透位错从衬底半导体的暴露表面延伸通过沟槽的z高度并朝着一对倾斜侧壁刻面中的一个倾斜侧壁刻面弯曲。[0084]为促进上面的实施例，多个穿透位错还包括被设置为接近沟槽的侧壁的第一穿透位错和设置为接近沟槽的中心线的第二穿透位错，并且第一穿透位错在相对于衬底半导体的第一z高度朝着倾斜侧壁刻面之一弯曲，第一z高度小于第二穿透位错朝着倾斜侧壁刻面之一弯曲时的第二Z高度。[0085]为促进上面的实施例，一对倾斜侧壁刻面中的至少一个倾斜侧壁刻面具有比升高的半导体的顶表面大至少一个数量级的缺陷密度。[0086]为促进第一实施例，一个或多个沟槽还包括第一沟槽和第二沟槽，并且升高的半导体结构还包括设置在第一沟槽中的第一升高的结构，其具有距平行于衬底的（100平面不大于10°的C平面并具有以50-80度的角与C平面相交的第一对倾斜侧壁刻面。升高的半导体结构还包括设置在第二沟槽中的第二升高的结构，其具有距平行于衬底的（100平面不大于10°的c平面并具有以50-80度的角与c平面相交的第二对倾斜侧壁刻面。[0087]为促进上面的实施例，第一对倾斜侧壁刻面彼此相交，并且第二对倾斜侧壁刻面彼此相交;或第一对倾斜侧壁刻面由与c平面实质上平行的第一顶表面分开，并且第二对倾斜侧壁刻面由与c平面实质上平行的第二顶表面分开。[0088]为促进上面的实施例，升高的半导体结构具有在沟槽材料的顶表面上方的z高度，其为沟槽的横向宽度的至少f倍。[0089]为促进上面的实施例，升高的半导体结构具有在沟槽材料的顶表面上方的z高度，其小于沟槽的横向宽度与两个相邻沟槽的间距的三分之一之和的I倍。[0090]为促进第一实施例，半导体异质结构还包括暴露升高的半导体结构的表面的一对第二沟槽，并且第二沟槽中的每一个与下层沟槽材料层中的一对沟槽之间横向对准。半导体异质结构还包括设置在第二沟槽对内的具有纤锌矿结晶度并在一对第二沟槽的侧壁之上横向延伸的半导体盖。[0091]为促进第一实施例，衬底半导体表面包括（100硅。沟槽在〈110方向上在衬底之上延伸，并具有不大于500nm的横向宽度。倾斜侧壁刻面是以50-80度的角与c平面相交的半极性平面。升高的半导体具有在沟槽层的顶表面之上的小于750nm的z高度。[0092]在一个或多个第二实施例中，半导体器件包括半导体异质结构，其还包括具有立方结晶度的衬底半导体。半导体异质结构还包括具有纤锌矿结晶度、设置在沟槽材料层中的一个或多个沟槽中、与衬底半导体的表面相交的升高的半导体结构，并具有从升高的半导体结构的顶表面倾斜到与横向设置在沟槽的侧壁之外的沟槽材料的界面的一对倾斜侧壁刻面。半导体异质结构还包括设置在倾斜侧壁刻面中的至少一个或将倾斜侧壁刻面分开的升高的半导体结构的顶表面之上的一个或多个半导体器件层。半导体器件还包括耦合到一个或多个半导体器件层的一个或多个器件端子。[0093]为促进第一实施例，升高的半导体结构包括具有距平行于衬底的（100平面不大于10°的c平面的III-N半导体。倾斜侧壁刻面是不平行且不正交于c平面的半极性平面。一个或多个器件端子设置在倾斜侧壁刻面中的至少一个之上或设置在平行于在倾斜侧壁刻面之间延伸的c平面的顶表面之上。[0094]为促进上面的实施例，升高的结构还包括III-N半导体。半导体器件层包括具有与升高的结构不同的成分的III-N极化层。包括一个或多个器件端子中的第一个的栅极叠置体设置在III-N极化层和升高的结构的沟道区之上。源极端子和漏极端子设置在栅极叠置体的相对侧上。[0095]为促进上面的实施例，衬底半导体表面包括（100硅。沟槽在衬底半导体表面的〈11〇方向上延伸。升高的半导体具有平行于衬底半导体表面的c平面。倾斜侧壁刻面是以50-80度的角与c平面相交的半极性平面。衬底、栅极叠置体、源极端子和漏极端子均设置在提高的半导体结构的顶表面之上，该顶表面平行于c平面并在倾斜侧壁刻面之间延伸。[0096]为促进上面的实施例，栅极叠置体还设置在一对倾斜侧壁刻面之上。[0097]为促进上面的实施例，半导体器件还包括设置在衬底表面之上、与升高的半导体相邻的MOSFET。[0098]在一个或多个第三实施例中，形成半导体异质结构的方法包括从在设置在衬底之上的沟槽材料层中的沟槽内暴露的具有立方结晶度的衬底表面外延地生长具有纤锌矿结晶度的提高的半导体结构。该方法包括通过在横向外延过生长LEO工艺期间使提高的半导体结构的侧壁倾斜来使穿透位错从c轴弯曲到c平面。该方法包括在提高的半导体结构之上生长一个或多个器件层。[0099]为促进第三实施例，LEO工艺还包括以至少两倍于c轴生长速率并促成不平行且不正交于c平面的纤锌矿晶体刻面的速率横向生长提高的半导体结构。[0100]为促进第三实施例，该方法还包括通过将暴露衬底表面的一对沟槽蚀刻到电介质层中来形成在沟槽材料层中的沟槽。在沟槽内外延生长提高的半导体结构还包括在一对沟槽中的每个沟槽内外延生长III-N半导体。LEO工艺还包括在一对沟槽中的每个沟槽之上横向生长提高的III-N尖峰，每个提高的III-N尖峰与在沟槽层的一部分之上延伸的倾斜侧壁刻面相交。LEO工艺还包括将提高的III-N尖峰横向生长到具有平行于c平面并在两个倾斜侧壁刻面之间延伸的顶表面的一个提高的半导体结构中。该方法还包括将器件端子沉积在平行于c平面的提高的半导体结构的顶表面之上。[0101]为促进上面的实施例，在沟槽内外延生长提高的半导体结构还包括在第一生长温度、第一生长压力和第一νΙΙΙ比下外延生长III-N半导体。执行LEO还包括利用低于第一生长温度的第二生长温度、高于第一生长压力的第二生长压力和大于第一VIII比的第二VIII比中的至少一个来外延生长III-N半导体。[0102]为促进上面的实施例，执行LEO还包括利用不大于115°C的第二生长温度、不大于350托的第二压力并利用至少100的第二VIII比来外延生长III-N半导体。[0103]为促进第三实施例，该方法还包括通过将（100硅表面之上的具有〈110方向上的最长长度的沟槽蚀刻到电介质层中来形成在材料层中的沟槽。在沟槽内外延生长提高的半导体结构还包括外延生长III-N半导体。生长一个或多个器件层还包括在倾斜侧壁刻面之上生长III-N极化层。该方法还包括将栅极叠置体沉积在极化层之上，以及形成在栅极叠置体的相对侧上并与〈11〇方向对准的源极端子和漏极端子。[0104]为促进上面的实施例，将栅极叠置体沉积在极化层之上还包括将栅极叠置体沉积在倾斜侧壁刻面之上。[0105]为促进上面的实施例，该方法还包括在（100硅表面之上形成MOSFET，其中形成MOSFET还包括在与提高的半导体结构相邻的（100硅表面之上形成第二栅极叠置体，以及形成沿着〈11〇方向与第二栅极叠置体对准的第二源极端子和第二漏极端子。[0106]然而，上面的实施例并不被限制在该方面，并且在各种实施方式中，上面的实施例可以包括只实施这样的特征的子集、实施这样的特征的不同顺序、实施这样的特征的不同组合和或实施除了明确列出的那些特征以外的额外特征。因此应参考所附权利要求连同为这样的权利要求赋予权利的等效形式的完整范围来确定本发明的范围。

权利要求：1.一种半导体异质结构，包括：衬底半导体，其具有立方结晶度；升高的半导体结构，其具有纤锌矿结晶度，所述升高的半导体结构设置在沟槽材料层中的一个或多个沟槽中并与所述衬底半导体的表面相交；以及其中，所述升高的半导体结构具有一对倾斜侧壁刻面，所述一对倾斜侧壁刻面从所述升高的半导体结构的顶表面倾斜到与横向设置在沟槽的侧壁之外的所述沟槽材料层的界面。2.如权利要求1所述的半导体异质结构，其中：所述升高的半导体结构包括具有几乎正交于所述衬底半导体表面的c轴的III-N半导体;并且所述倾斜侧壁刻面是不平行且不垂直于c轴的半极性平面。3.如权利要求1所述的半导体异质结构，其中：所述升高的半导体结构包括具有距平行于所述衬底的（100平面不大于10°的c平面的III-N半导体；所述倾斜侧壁刻面是以50-80度的角与所述c平面相交的半极性平面。4.如权利要求3所述的半导体异质结构，其中，所述倾斜侧壁刻面中的至少一个是选自由{1-101}、{1122}和{2021}组成的组的半极性平面。5.如权利要求1所述的半导体异质结构，其中：所述一个或多个沟槽还包括第一沟槽和第二沟槽;并且所述升高的半导体结构具有与c平面实质上平行并在所述第一沟槽和所述第二沟槽之间延伸的顶表面。6.如权利要求5所述的半导体异质结构，还包括多个穿透位错，所述多个穿透位错从所述衬底半导体的暴露表面延伸通过沟槽的z高度并朝着所述一对倾斜侧壁刻面中的一个倾斜侧壁刻面弯曲。7.如权利要求6所述的半导体异质结构，其中：所述多个穿透位错还包括被设置为接近所述沟槽的侧壁的第一穿透位错和被设置为接近所述沟槽的中心线的第二穿透位错;并且所述第一穿透位错在相对于所述衬底半导体的第一z高度朝着所述倾斜侧壁刻面之一弯曲，所述第一z高度小于所述第二穿透位错朝着所述倾斜侧壁刻面之一弯曲时的第二z高度。8.如权利要求7所述的半导体异质结构，其中，所述一对倾斜侧壁刻面中的至少一个倾斜侧壁刻面具有比所述升高的半导体的顶表面大至少一个数量级的缺陷密度。9.如权利要求1所述的半导体异质结构，其中：所述一个或多个沟槽还包括第一沟槽和第二沟槽;并且所述升高的半导体结构还包括：第一升高的结构，其设置在所述第一沟槽中，所述第一升高的结构具有距平行于所述衬底的（100平面不大于10°的c平面并具有以50-80度的角与所述c平面相交的第一对倾斜侦幢刻面；以及第二升高的结构，其设置在所述第二沟槽中，所述第二升高的结构具有距平行于所述衬底的（100平面不大于10°的C平面并具有以50-80度的角与所述C平面相交的第二对倾斜侧壁刻面。10.如权利要求9所述的半导体异质结构，其中：所述第一对倾斜侧壁刻面彼此相交，并且所述第二对倾斜侧壁刻面彼此相交;或者其中：所述第一对倾斜侧壁刻面由与所述c平面实质上平行的第一顶表面分开，并且所述第二对倾斜侧壁刻面由与所述c平面实质上平行的第二顶表面分开。11.如权利要求10所述的半导体异质结构，其中，所述升高的半导体结构具有在所述沟槽材料的顶表面上方的Z高度，所述Z高度为所述沟槽的横向宽度的至少#倍。12.如权利要求10所述的半导体异质结构，其中，所述升高的半导体结构具有在所述沟槽材料的顶表面上方的z高度，所述z高度小于所述沟槽的横向宽度与两个相邻沟槽的间距的三分之一的总和的f倍。13.如权利要求1所述的半导体异质结构，还包括：一对第二沟槽，其暴露所述升高的半导体结构的表面，并且所述第二沟槽中的每一个与下面的所述沟槽材料层中的一对沟槽之间横向地对准；以及半导体盖，其具有纤锌矿结晶度，所述半导体盖设置在所述一对第二沟槽内，并在所述一对第二沟槽的侧壁之上横向延伸。14.如权利要求1所述的半导体异质结构，其中：所述衬底半导体表面包括100硅；所述沟槽在〈11〇方向上在所述衬底之上延伸，并具有不大于500nm的横向宽度；所述倾斜侧壁刻面是以50-80度的角与c平面相交的半极性平面;并且所述升高的半导体具有在所述沟槽层的顶表面之上的小于750nm的z高度。15.-种半导体器件，包括：半导体异质结构，其包括：衬底半导体，其具有立方结晶度；升高的半导体结构，其具有纤锌矿结晶度，所述升高的半导体结构设置在沟槽材料层中的一个或多个沟槽中并与所述衬底半导体的表面相交;并且其中，所述升高的半导体结构具有一对倾斜侧壁刻面，所述一对倾斜侧壁刻面从所述升高的半导体结构的顶表面倾斜到与横向设置在沟槽的侧壁之外的所述沟槽材料层的界面；一个或多个半导体器件层，其设置在所述倾斜侧壁刻面中的至少一个或将所述倾斜侧壁刻面分开的所述升高的半导体结构的顶表面之上；以及一个或多个器件端子，其耦合到所述一个或多个半导体器件层。16.如权利要求15所述的器件，其中：所述升高的半导体结构包括具有距平行于所述衬底的（100平面不大于10°的c平面的III-N半导体；所述倾斜侧壁刻面是不平行且不垂直于所述c平面的半极性平面;并且所述一个或多个器件端子设置在所述倾斜侧壁刻面中的至少一个之上或设置在平行于所述c平面、在所述倾斜侧壁刻面之间延伸的顶表面之上。17.如权利要求16所述的器件，其中：所述升高的结构还包括III-N半导体；所述半导体器件层包括具有与所述升高的结构不同的成分的III-N极化层；包括所述一个或多个器件端子中的第一个的栅极叠置体设置在所述III-N极化层和所述升高的结构的沟道区之上;并且源极端子和漏极端子设置在所述栅极叠置体的相对侧上。18.如权利要求17所述的器件，其中：所述衬底半导体表面包括100硅；所述沟槽在所述衬底半导体表面的〈11〇方向上延伸；所述升高的半导体具有平行于所述衬底半导体表面的c平面；倾斜侧壁刻面是以50-80度的角与所述c平面相交的半极性平面；所述衬底、所述栅极叠置体、所述源极端子和所述漏极端子均设置在所述升高的半导体结构的所述顶表面之上，所述顶表面平行于所述c平面并在所述倾斜侧壁刻面之间延伸。19.如权利要求18所述的器件，其中，所述栅极叠置体还设置在所述一对倾斜侧壁刻面之上。20.如权利要求18所述的器件，还包括：设置在所述衬底表面之上、与所述升高的半导体相邻的MOSFET。21.-种形成半导体异质结构的方法，所述方法包括：从衬底表面外延生长具有纤锌矿结晶度的升高的半导体结构，所述衬底表面具有立方结晶度并且被暴露在设置在衬底之上的沟槽材料层中的沟槽内；通过在横向外延过生长LEO工艺期间使所述升高的半导体结构的侧壁倾斜来使穿透位错从c轴弯曲到c平面;以及在所述升高的半导体结构之上生长一个或多个器件层。22.如权利要求21所述的方法，其中，所述LEO工艺还包括：以至少两倍于c轴生长速率并促成不平行且不垂直于所述c平面的纤锌矿晶体刻面的速率来横向生长所述升高的半导体结构。23.如权利要求21所述的方法，还包括:进一步通过将暴露所述衬底表面的一对沟槽蚀刻到电介质层中来形成在所述沟槽材料层中的所述沟槽；其中，在所述沟槽内外延生长所述升高的半导体结构还包括在所述一对沟槽中的每个沟槽内外延生长III-N半导体;并且其中，所述LEO工艺还包括：在所述一对沟槽中的每个沟槽之上横向生长升高的III-N尖峰，每个升高的III-N尖峰与在所述沟槽层的一部分之上延伸的倾斜侧壁刻面相交；以及将所述升高的III-N尖峰横向生长到具有平行于所述c平面并在两个倾斜侧壁刻面之间延伸的顶表面的一个升高的半导体结构中；并且其中，所述方法还包括:将器件端子沉积在所述升高的半导体结构的平行于所述c平面的所述顶表面之上。24.如权利要求22所述的方法，其中：在所述沟槽内外延生长所述升高的半导体结构还包括在第一生长温度、第一生长压力和第一VIII比下外延生长III-N半导体;并且执行所述LEO还包括利用下列项中的至少一个来外延生长所述III-N半导体：低于所述第一生长温度的第二生长温度；高于所述第一生长压力的第二生长压力;或者大于所述第一VIII比的第二VIII比。25.如权利要求24所述的方法，其中，执行所述LEO还包括利用下列项来外延生长所述III-N半导体：不大于1150°C的所述第二生长温度；不大于350托的所述第二压力；以及至少100的所述第二VIII比。26.如权利要求21所述的方法，还包括:通过将在（100硅表面之上的具有在〈110方向上的最长长度的沟槽蚀刻到电介质层中来形成在所述沟槽材料层中的所述沟槽;并且其中：在所述沟槽内外延生长所述升高的半导体结构还包括外延生长III-N半导体；生长所述一个或多个器件层还包括在所述倾斜侧壁刻面之上生长III-N极化层;并且所述方法还包括：将栅极叠置体沉积在所述极化层之上；以及形成在所述栅极叠置体的相对侧上并与所述〈11〇方向对准的源极端子和漏极端子。27.如权利要求26所述的方法，其中，将所述栅极叠置体沉积在所述极化层之上还包括将所述栅极叠置体沉积在所述倾斜侧壁刻面之上。28.如权利要求26所述的方法，还包括在所述（100硅表面之上形成M0SFET，其中，形成所述M0SFET还包括：在与所述升高的半导体结构相邻的所述100硅表面之上形成第二栅极叠置体；以及形成沿着所述〈11〇方向与所述第二栅极叠置体对准的第二源极端子和第二漏极端子。

百度查询： 英特尔公司 用于硅CMOS相容半导体器件中的缺陷扩展控制的具有倾斜侧壁刻面的纤锌矿异质外延结构

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