申请/专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司

申请日：2019-08-09

公开（公告）日：2021-02-09

公开（公告）号：CN112349594A

主分类号：H01L21/48(20060101)

分类号：H01L21/48(20060101);H01L21/768(20060101);H01L23/498(20060101);H01L23/538(20060101)

优先权：

专利状态码：有效-授权

法律状态：2023.04.25#授权;2021.03.02#实质审查的生效;2021.02.09#公开

摘要：一种半导体结构及其形成方法，其中，形成方法包括：提供衬底，衬底包括第一区和第二区，衬底上形成栅极结构和源漏掺杂区；在衬底上形成第一层间介质层；在第一区的第一层间介质层内形成若干金属插塞；在第一层间介质层上形成第二层间介质层；刻蚀第二层间介质层，在第一区形成露出金属插塞的第一通孔，在第二区形成露出第一层间介质层的第二通孔；在第一通孔内填充满第一钨层；在第一钨层上、第二层间介质层上、第二通孔的侧壁及底部形成粘合层；在第二通孔内填充满第二钨层。本发明通过选择性沉积法在第一通孔内填充第一钨层，使形成的钨塞电阻值较小；另外，在第二通孔填充第二钨层，使第二层间介质层平整，从而有利于提高半导体的性能。

主权项：1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括第一区和第二区，所述衬底上形成栅极结构，所述栅极结构两侧的所述衬底内分别具有源掺杂区和漏掺杂区；在所述衬底上形成第一层间介质层，所述第一层间介质层顶部与所述栅极结构顶部齐平；在所述第一区的所述第一层间介质层内形成若干金属插塞，所述金属插塞与所述源掺杂区和所述漏掺杂区连接；在所述第一层间介质层上形成第二层间介质层；刻蚀所述第二层间介质层，在所述第一区形成露出所述金属插塞的第一通孔，在所述第二区形成露出所述第一层间介质层的第二通孔；在所述第一通孔内填充满第一钨层；在所述第一钨层上、所述第二层间介质层上、所述第二通孔的侧壁及底部形成粘合层；在所述第二通孔内填充满第二钨层。

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