申请/专利权人：三星电子株式会社

申请日：2019-03-21

公开（公告）日：2024-03-19

公开（公告）号：CN110323224B

主分类号：H10B41/20

分类号：H10B41/20;H10B43/20

优先权：["20180329 KR 10-2018-0036678"]

专利状态码：有效-授权

法律状态：2024.03.19#授权;2021.02.26#实质审查的生效;2019.10.11#公开

摘要：公开了三维半导体存储器件，其包括：电极结构，包括在第一方向上堆叠的多个栅电极；下图案组，包括在电极结构的下部中且连接到衬底的多个下垂直图案；以及上图案组，包括在电极结构的上部中的多个上垂直图案。所述多个上垂直图案可以分别连接到所述多个下垂直图案。该三维半导体存储器件还可以包括在第二方向上彼此间隔开的两个公共源极插塞。电极结构可以在这两个公共源极插塞之间。下图案组的上部在第二方向上具有第一宽度，上图案组的上部在第二方向上具有第二宽度，并且第一宽度可以大于第二宽度。

主权项：1.一种三维半导体存储器件，包括：电极结构，包括在垂直于衬底的顶表面的第一方向上堆叠的多个栅电极；下图案组，包括在所述电极结构的下部中并且连接到所述衬底的多个下垂直图案；上图案组，包括在所述电极结构的上部中的多个上垂直图案，其中所述多个上垂直图案分别连接到所述多个下垂直图案；以及两个公共源极插塞，在平行于所述衬底的所述顶表面的第二方向上彼此间隔开，其中所述电极结构在所述两个公共源极插塞之间，其中所述下图案组的上部在所述第二方向上具有第一宽度，所述上图案组的上部在所述第二方向上具有第二宽度，并且所述第一宽度大于所述第二宽度，其中所述多个上垂直图案中的第一上垂直图案连接到所述多个下垂直图案中的第一下垂直图案，并且所述第一下垂直图案的顶表面的中心在所述第二方向上从所述第一上垂直图案的底表面的中心朝向所述两个公共源极插塞中的一个偏移，以及其中所述多个上垂直图案中的第二上垂直图案连接到所述多个下垂直图案中的第二下垂直图案，并且所述第二下垂直图案的顶表面的中心在与所述第二方向相反的方向上从所述第二上垂直图案的底表面的中心朝向所述两个公共源极插塞中的另一个偏移。

全文数据：三维半导体存储器件技术领域发明构思涉及一种半导体存储器件，更具体地，涉及一种具有多个三维布置的存储单元的三维半导体存储器件。背景技术半导体器件已经被高度集成以满足高性能和低制造成本。由于半导体器件的集成度是决定产品价格的重要因素，所以尤其日益需要高集成度。典型的二维或平面半导体器件的集成度主要由单位存储单元占据的面积决定，使得它受用于形成精细图案的技术水平的极大影响。然而，提高图案精细度所需的极其昂贵的处理设备会对提高二维或平面半导体器件的集成度设置了实际限制。为了克服这样的限制，已经提出了具有三维布置的存储单元的三维半导体器件。发明内容发明构思的一些实施方式提供一种具有提高的集成度的三维半导体存储器件。发明构思的一些实施方式提供一种具有提高的结构稳定性的三维半导体存储器件。根据发明构思的示范性实施方式，三维半导体存储器件可以包括：电极结构，包括在垂直于衬底的顶表面的第一方向上堆叠的多个栅电极；下图案组，包括在电极结构的下部中并且连接到衬底的多个下垂直图案；以及上图案组，包括在电极结构的上部中的多个上垂直图案。所述多个上垂直图案可以分别连接到所述多个下垂直图案。该三维半导体存储器件还可以包括在平行于衬底的顶表面的第二方向上彼此间隔开的两个公共源极插塞。电极结构可以在这两个公共源极插塞之间。下图案组的上部在第二方向上具有第一宽度，上图案组的上部在第二方向上具有第二宽度，并且第一宽度可以大于第二宽度。根据发明构思的示范性实施方式，三维半导体存储器件可以包括：衬底，包括第一区域和第二区域；电极结构，在衬底的第一区域上并包括在垂直于衬底的顶表面的第一方向上堆叠的多个栅电极；以及电极焊盘结构，从电极结构朝向衬底的第二区域延伸，并包括分别从所述多个栅电极延伸的多个电极焊盘。所述多个电极焊盘可以在第二区域上形成阶梯结构。该三维半导体存储器件还可以包括下虚设组和上虚设组，该下虚设组包括在电极焊盘结构的下部中并且连接到衬底的多个下虚设结构，该上虚设组包括在电极焊盘结构的上部中的多个上虚设结构。下虚设组可以在衬底和上虚设组之间。三维半导体存储器件还可以包括在第二方向上彼此间隔开的两个公共源极插塞。电极焊盘结构可以在所述两个公共源极插塞之间，并且第二方向可以平行于衬底的顶表面。下虚设组的上部在第二方向上具有第一宽度，上虚设组的上部在第二方向上具有第二宽度，并且第一宽度可以大于第二宽度。附图说明图1示出简化电路图，其示出根据发明构思的一些实施方式的三维半导体存储器件的单元阵列。图2示出平面图，其示出根据发明构思的一些实施方式的三维半导体存储器件的单元阵列。图3示出沿着图2的线I-I'截取的截面图。图4示出放大图，其示出图3的部分A。图5A示出平面图，其示出根据发明构思的一些实施方式的图3的上垂直图案VP2的布置。图5B示出平面图，其示出根据发明构思的一些实施方式的图3的下垂直图案VP1的布置。图5C示出图5B的部分A。图6示出显示图3的部分A的放大图，其部分地示出根据发明构思的一些实施方式的三维半导体存储器件。图7示出平面图，其示出根据发明构思的一些实施方式的三维半导体存储器件。图8示出沿着图7的线II-II'截取的截面图。图9示出沿着图7的线III-III'截取的截面图。图10A示出平面图，其示出图8的上虚设柱DP2的布置。图10B示出平面图，其示出图8的下虚设柱DP1的布置。图11示出沿着图7的线II-II'截取的截面图，其部分地示出根据发明构思的一些实施方式的三维半导体存储器件。图12A、图13A、图14A、图15A和图16A示出沿着图2的线I-I'截取的截面图，示出根据发明构思的一些实施方式的制造三维半导体存储器件的方法。图12B、图13B、图14B、图15B和图16B示出沿着图7的线II-II'截取的截面图，示出根据发明构思的一些实施方式的制造三维半导体存储器件的方法。图12C、图13C、图14C、图15C和图16C示出沿着图7的线III-III'截取的截面图，示出根据发明构思的一些实施方式的制造三维半导体存储器件的方法。具体实施方式下面结合附图详细描述发明构思的一些实施方式，以帮助清楚地理解发明构思。如这里使用的，术语“和或”包括一个或更多个相关所列项目的任何和所有组合。图1示出简化电路图，其示出根据发明构思的一些实施方式的三维半导体存储器件的单元阵列。参照图1，三维半导体存储器件的单元阵列10可以包括公共源极线CSL、多条位线BL以及设置在公共源极线CSL和位线BL之间的多个单元串CSTR。公共源极线CSL可以是设置在衬底上的导电层例如薄导电层或形成在衬底中的杂质区域。位线BL可以是与衬底间隔开的导电图案例如金属线。位线BL可以被二维地布置，并且多个单元串CSTR可以并联连接到每条位线BL。单元串CSTR共同地连接到公共源极线CSL。在一些实施方式中，公共源极线CSL可以提供为多条，并且所述多条公共源极线CSL可以被二维地布置。公共源极线CSL可以被供应有相同的电压或者可以被彼此独立地电控制。每个单元串CSTR可以配置为包括联接到例如电连接到公共源极线CSL的接地选择晶体管GST、联接到例如电连接到位线BL的串选择晶体管SST、以及在接地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。公共源极线CSL可以共同地连接到接地选择晶体管GST的源极。公共源极线CLS和位线BL可以在其间提供有接地选择线GSL、多条字线WL0至WL3和串选择线SSL，接地选择线GSL、所述多条字线WL0至WL3和串选择线SSL可以分别用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。此外，每个存储单元晶体管MCT可以包括数据存储元件。尽管图1示出在成对的接地选择线GSL和串选择线SSL之间的四条字线WL0至WL3，但是将理解，多于四条的字线可以位于成对的接地选择线GSL与串选择线SSL之间。图2示出平面图，其示出根据发明构思的一些实施方式的三维半导体存储器件的单元阵列。图3示出沿着图2的线I-I'截取的截面图。图4示出放大图，其示出图3的部分A。图5A示出平面图，其示出图3的上垂直图案VP2的布置。图5B示出平面图，其示出图3的下垂直图案VP1的布置。参照图2和图3，电极结构ES可以提供在衬底100上。衬底100可以是半导体衬底，诸如硅衬底、锗衬底或硅锗衬底。电极结构ES可以包括在垂直于衬底100的顶表面100U的第一方向D1例如垂直方向上堆叠的栅电极150G、150C1、150C2和150S，并且还包括插置在栅电极150G、150C1、150C2和150S之间的绝缘层110。栅电极150G、150C1、150C2和150S以及绝缘层110可以交替且重复地堆叠在衬底100上。绝缘层110可以使栅电极150G、150C1、150C2和150S彼此电绝缘。栅电极150G、150C1、150C2和150S可以包括接地选择电极150G、串选择电极150S、以及在接地选择电极150G和串选择电极150S之间的单元电极150C1和150C2。单元电极150C1和150C2可以包括与接地选择电极150G相邻的下单元电极150C1以及与串选择电极150S相邻的上单元电极150C2。电极结构ES可以包括下电极结构LES和上电极结构UES，下电极结构LES包括接地选择电极150G和下单元电极150C1，上电极结构UES包括串选择电极150S和上单元电极150C2。串选择电极150S可以包括在与衬底100的顶表面100U平行的第二方向D2例如水平方向上彼此间隔开的一对串选择电极150S。该对串选择电极150S可以通过插置在它们之间的分隔绝缘图案132而彼此分隔。分隔绝缘图案132可以沿着与衬底100的顶表面100U平行并与第二方向D2相交的第三方向D3例如另一水平方向延伸。缓冲绝缘层102可以插置在电极结构ES和衬底100之间。绝缘层110和缓冲绝缘层102可以具有它们在第一方向D1上的厚度。绝缘层110可以具有基本上相同的厚度，或者绝缘层110中的一个或更多个可以比其它绝缘层110厚。缓冲绝缘层102可以比绝缘层110薄。绝缘层110可以包括硅氧化物层或低k电介质层，缓冲绝缘层102可以包括绝缘材料例如硅氧化物层。栅电极150G、150C1、150C2和150S可以包括金属和或金属氮化物。分隔绝缘图案132可以包括绝缘材料例如硅氧化物层。衬底100可以在其上提供有包括多个下垂直图案VP1的下图案组G1。每个下垂直图案VP1可以在第一方向D1上延伸，并可以穿过下电极结构LES以与衬底100连接。下电极结构LES可以对应于电极结构ES的下部。将理解，术语“穿过”可以是与“在……中”、“延伸到……中”或“延伸穿过”可互换的。参照图3和图4，每个下垂直图案VP1可以包括下垂直沟道VC1和在下垂直沟道VC1上的下导电焊盘140。下垂直沟道VC1可以包括例如穿过接地选择电极150G以与衬底100连接的第一半导体图案SP1以及穿过下单元电极150C1以与第一半导体图案SP1连接的第二半导体图案SP2。第二半导体图案SP2可以具有中空管形状或通心粉形状。第二半导体图案SP2可以具有闭合的底端。第二半导体图案SP2可以是例如杂质掺杂的半导体或没有杂质掺杂的本征半导体。第一半导体图案SP1可以由其导电类型与衬底100的导电类型相同的半导体材料构成。第一半导体图案SP1可以具有从衬底100在第一方向D1上突出的柱形状。将理解，第一半导体图案SP1可以具有与柱形状不同的形状。每个下垂直图案VP1还包括填充例如部分地填充、完全地填充第二半导体图案SP2的内部的下掩埋绝缘图案124和插置在第二半导体图案SP2与下电极结构LES之间的下垂直绝缘体120。下掩埋绝缘图案124可以包括例如硅氧化物。下垂直绝缘体120可以具有其顶端和底端敞开的通心粉形状或管形状。下垂直绝缘体120可以具有与第一半导体图案SP1接触的底表面。下垂直绝缘体120可以包括电荷存储层CL和隧道绝缘层TL。隧道绝缘层TL可以与第二半导体图案SP2直接接触，并且电荷存储层CL可以插置在隧道绝缘层TL和下单元电极150C1之间。下垂直绝缘体120还可以包括插置在电荷存储层CL和下单元电极150C1之间的阻挡绝缘层BIL。电荷存储层CL可以包括例如硅氮化物层和硅氮氧化物层中的一种或更多种。隧道绝缘层TL可以包括其能带间隙大于电荷存储层CL的能带间隙的材料。例如，隧道绝缘层TL可以包括硅氧化物层。阻挡绝缘层BIL可以包括其能带间隙大于电荷存储层CL的能带间隙的材料。例如，阻挡绝缘层BIL可以包括硅氧化物层、硅氮化物层和或硅氮氧化物层。栅极电介质图案130可以设置在第一半导体图案SP1和接地选择电极150G之间。栅极电介质图案130可以包括例如硅氧化物层。下导电焊盘140可以连接到下垂直沟道VC1。下导电焊盘140可以连接到第二半导体图案SP2的顶端，第一半导体图案SP1可以连接到第二半导体图案SP2的底端。下导电焊盘140可以包括例如杂质掺杂的半导体材料和或导电材料。返回参照图2和图3，衬底100可以在其上提供有包括多个上垂直图案VP2的上图案组G2。每个上垂直图案VP2可以在第一方向D1上延伸，并可以穿过上电极结构UES以与下垂直图案VP1中的对应一个连接。上电极结构UES可以对应于电极结构ES的上部。每个上垂直图案VP2可以包括上垂直沟道VC2和在上垂直沟道VC2上的上导电焊盘142。上垂直沟道VC2可以包括例如穿过串选择电极150S和上单元电极150C2的半导体图案。上垂直沟道VC2可以具有中空管形状或通心粉形状，并可以包括闭合的底端。上垂直沟道VC2可以包括例如杂质掺杂的半导体或没有杂质掺杂的本征半导体。上垂直沟道VC2可以连接到对应的下垂直图案VP1的下导电焊盘140。每个上垂直图案VP2可以包括填充上垂直沟道VC2的内部的上掩埋绝缘图案126和插置在上垂直沟道VC2与上电极结构UES之间的上垂直绝缘体122。上掩埋绝缘图案126可以包括例如硅氧化物。上垂直绝缘体122可以具有其顶端和底端敞开的通心粉形状或管形状。上垂直绝缘体122可以具有底表面，该底表面的至少一部分与下垂直图案VP1的下导电焊盘140接触。上竖直绝缘体122可以包括与下竖直绝缘体120的层基本上相同的层。例如，上垂直绝缘体122可以包括参照图4讨论的电荷存储层CL、隧道绝缘层TL和阻挡绝缘层BIL。隧道绝缘层TL可以与上垂直沟道VC2直接接触，并且电荷存储层CL可以插置在隧道绝缘层TL和上单元电极150C2之间以及在隧道绝缘层TL和串选择电极150S之间。阻挡绝缘层BIL可以插置在电荷存储层CL和上单元电极150C2之间以及在电荷存储层CL和串选择电极150S之间。上导电焊盘142可以连接到上垂直沟道VC2。上导电焊盘142可以连接到上垂直沟道VC2的顶端，并且每个下垂直图案VP1的下导电焊盘140可以连接到对应的上垂直沟道VC2的底端。上导电焊盘142可以包括例如杂质掺杂的半导体材料和或导电材料。电极结构ES可以设置在彼此相邻的公共源极区CSR之间。公共源极区CSR可以在电极结构ES的相反两侧提供在衬底100中，并可以在第三方向D3上延伸。在一些实施方式中，在电极结构ES的相反两侧的一对公共源极区CSR可以在第二方向D2上彼此间隔开，如图3所示。公共源极插塞CSP可以提供在电极结构ES的相反两侧并相应地连接到公共源极区CSR。在一些实施方式中，在电极结构ES的相反两侧的一对公共源极插塞CSP可以在第二方向D2上彼此间隔开，如图3所示。公共源极插塞CSP可以在第三方向D3上延伸，并可以在第二方向D2上隔着电极结构ES彼此间隔开。电极结构ES可以包括包含第一侧表面S1和第二侧表面S2的相反两侧，并且第一侧表面S1和第二侧表面S2如图3所示在第二方向D2上彼此间隔开。第一侧表面S1和第二侧表面S2可以相对于衬底100的顶表面100U倾斜例如为倾斜的，使得电极结构ES可以在其顶端具有较小的宽度并在其底端具有较大的宽度。在一些实施方式中，电极结构ES在第二方向D2上的宽度可以沿着第一方向D1例如从衬底100到位线BL的方向单调地减小，如图3所示。公共源极插塞CSP可以分别设置在电极结构ES的第一侧表面S1和第二侧表面S2上。每个公共源极插塞CSP可以在其顶端具有较大的宽度并在其底端具有较小的宽度。每个公共源极插塞CSP可以在其一个侧表面上具有与第一侧表面S1和第二侧表面S2中的相应一个的斜率基本上相同的斜率。在一些实施方式中，每个公共源极插塞CSP在第二方向D2上的宽度可以沿着第一方向D1例如从衬底100到位线BL的方向单调地增大。侧绝缘间隔物160可以分别设置在电极结构ES的第一侧表面S1和第二侧表面S2上。每个侧绝缘间隔物160可以插置在电极结构ES与对应的公共源极插塞CSP之间。公共源极插塞CSP可以包括导电材料，侧绝缘间隔物160可以包括例如硅氮化物。参照图3和图5A，当在平面图中观看时，上垂直图案VP2可以沿着第二方向D2和第三方向D3布置。上图案组G2可以具有在第二方向D2上的宽度。上图案组G2可以在其顶端具有宽度G2_W，该宽度G2_W对应于从最邻近例如最靠近电极结构ES的第一侧表面S1的第一最外侧上垂直图案VP2的上部到最邻近例如最靠近电极结构ES的第二侧表面S2的第二最外侧上垂直图案VP2的上部的最大距离。每个上垂直图案VP2可以具有下宽度W2和比下宽度W2大的上宽度W1。每个上垂直图案VP2可以具有从其顶端朝向其底端变小的宽度。在一些实施方式中，每个上垂直图案VP2可以具有在第二方向D2上的宽度，该宽度沿着第一方向D1例如从衬底100到位线BL的方向单调地增大，如图3所示。上图案组G2可以被划分为多个上子组SG2。当在平面图中观看时，每个上子组SG2可以包括沿着第二方向D2布置为Z字形方式的上垂直图案VP2。所述多个上子组SG2可以沿着第三方向D3布置。每个上子组SG2中的上垂直图案VP2可以以第一距离d1彼此间隔开。第一距离d1可以是上垂直图案VP2中的一对直接相邻的上垂直图案VP2之间的长度。在如图5A所示的平面图中，第一距离d1可以是上垂直图案VP2中的一对直接相邻的上垂直图案VP2之间的间隙的最短长度。如这里所用的，术语“两个部件之间的距离”或“两个部件彼此间隔开的距离”可以指的是这两个部件之间的间隙的最短长度或距离。每个上子组SG2中的上垂直图案VP2中的至少一个可以是穿过分隔绝缘图案132的虚设上垂直图案DVP2。参照图3和图5B，当在平面图中观看时，下垂直图案VP1可以沿着第二方向D2和第三方向D3布置。下图案组G1可以具有在第二方向D2上的宽度。下图案组G1可以在其顶端具有宽度G1_W，该宽度G1_W对应于从最邻近例如最靠近电极结构ES的第一侧表面S1的第一最外侧下垂直图案VP1的上部到最邻近例如最靠近电极结构ES的第二侧表面S2的第二最外侧下垂直图案VP1的上部的最大距离。下图案组G1的宽度G1_W可以大于上图案组G2的宽度G2_W。在这样的配置中，下垂直图案VP1可以具有比上垂直图案VP2的节距大的节距。每个下垂直图案VP1可以具有下宽度W4和比下宽度W4大的上宽度W3。每个下垂直图案VP1可以具有从其顶端朝向其底端变小的宽度。在一些实施方式中，每个下垂直图案VP1的上宽度W3可以大于每个上垂直图案VP2的上宽度W1。下图案组G1可以被划分为多个下子组SG1。当在平面图中观看时，每个下子组SG1可以包括沿着第二方向D2布置为Z字形方式的下垂直图案VP1。所述多个下子组SG1可以沿着第三方向D3布置，并可以在第三方向D3上彼此间隔开。每个下子组SG1中的下垂直图案VP1可以以第二距离d2彼此间隔开。第二距离d2可以是下垂直图案VP1中的一对直接相邻的下垂直图案VP1之间的长度。在如图5B所示的平面图中，第二距离d2可以是下垂直图案VP1中的一对直接相邻的下垂直图案VP1之间的间隙的最短长度。将理解，下垂直图案VP1中的该对直接相邻的下垂直图案VP1在对角方向上彼此间隔开。在一些实施方式中，第二距离d2可以大于第一距离d1。在一些实施方式中，第二距离d2可以朝向公共源极插塞CSP变大。在一些实施方式中，下垂直图案VP1中的两个直接相邻的下垂直图案VP1之间的第二距离d2可以是不同的，并且在一些实施方式中，第二距离d2可以沿着第二方向D2从电极结构ES的中心到公共源极插塞CSP之一增大。在一些实施方式中，每个下子组SG1中的下垂直图案VP1中的至少一个可以是连接到虚设上垂直图案DVP2的虚设下垂直图案DVP1。在一些实施方式中，下子组SG1可以包括第一下垂直图案、与第一下垂直图案直接相邻的第二下垂直图案、以及与第二下垂直图案直接相邻的第三下垂直图案，其中第二下垂直图案在第一下垂直图案和第三下垂直图案之间，并且所述两个公共源极插塞CSP中的一个比第一下垂直图案更靠近第三下垂直图案，其中第一下垂直图案和第二下垂直图案彼此间隔开第三距离，第二下垂直图案和第三下垂直图案彼此间隔开第四距离，第三距离小于第四距离。上垂直图案VP2可以具有底表面VP2_B，其相应地与下垂直图案VP1的顶表面重叠。在一些实施方式中，虚设下垂直图案DVP1可以具有顶表面，在如图5B所示的平面图中该顶表面的中心与虚设上垂直图案DVP2的底表面DVP2_B的中心对准。由于下图案组G1的宽度G1_W比上图案组G2的宽度G2_W大，所以除了虚设下垂直图案DVP1之外的下垂直图案VP1的顶表面的中心可以在第二方向D2或与第二方向D2相反的方向上从上垂直图案VP2的底表面VP2_B的相应中心偏移。偏移程度可以朝向公共源极插塞CSP变大，该偏移程度被确定在下垂直图案VP1的顶表面的中心与上垂直图案VP2的底表面VP2_B的对应中心之间。图5C示出图5B的部分A。参照图5C，在一些实施方式中，下垂直图案VP1的顶表面的中心VP1_C从对应的上垂直图案VP2的底表面VP2_B的中心VP2_C在第二方向D2上朝向公共源极插塞CSP之一偏移预定距离例如OF1、OF2、OF3和OF4。在一些实施方式中，下垂直图案VP1的顶表面的中心VP1_C与相应的上垂直图案VP2的底表面VP2_B的中心VP2_C之间的距离可以是恒定的，并且OF1、OF2、OF3和OF4可以是相同的。在一些实施方式中，如图5C所示，下垂直图案VP1的顶表面的中心VP1_C与对应的上垂直图案VP2的底表面VP2_B的中心VP2_C之间的距离例如OF1、OF2、OF3和OF4可以在第二方向D2上从虚设下垂直图案DVP1朝向公共源极插塞CSP例如单调地增大。在一些实施方式中，虚设下垂直图案DVP1的中心可以不从虚设上垂直图案DVP2的底表面DVP2_B的中心偏移。尽管图5B和图5C示出下垂直图案VP1的顶表面和上垂直图案VP2的底表面VP2_B具有圆形形状，但是在一些实施方式中，下垂直图案VP1的顶表面和上垂直图案VP2的底表面VP2_B可以具有不同的形状例如椭圆形、矩形。当下垂直图案VP1的顶表面和上垂直图案VP2的底表面VP2_B具有非圆形形状时，下垂直图案VP1的顶表面的在第二方向D2上的中点可以从对应的上垂直图案VP2的底表面VP2_B在第二方向D2上的中点在从虚设下垂直图案DVP1朝向公共源极插塞CSP的第二方向D2上偏移预定距离。半导体器件的集成度的提高会要求增大在第一方向D1上堆叠在衬底100上的栅电极150G、150C1、150C2和150S的数量。因此，电极结构ES会在高度上增大，因此，公共源极插塞CSP会具有其增大的高宽比。在这种情况下，每个公共源极插塞CSP可以形成为具有比上宽度例如上部的宽度小的下宽度例如下部的宽度，并且电极结构ES可以形成为具有比下宽度例如下部的宽度小的上宽度例如上部的宽度。当下垂直图案VP1和上垂直图案VP2形成为具有基本上相同的节距时，电极结构ES的一侧和其相邻的最外侧下垂直图案VP1可以以比电极结构ES的所述一侧与其相邻的最外侧上垂直图案VP2之间的距离大的距离间隔开。例如，最外侧下垂直图案VP1可以比最外侧上垂直图案VP2更远离电极结构ES的所述一侧。在这种情况下，在形成电极结构ES的栅电极150G、150C1、150C2和150S期间，提供在电极结构ES的下部中的绝缘层110会变得彼此更靠近或彼此接触。因此，栅电极150G、150C1、150C2和150S会难以形成或形成为在绝缘层110之间具有异常的形状。根据发明构思，包括下垂直图案VP1的下图案组G1的宽度G1_W可以大于包括上垂直图案VP2的上图案组G2的宽度G2_W。例如，下垂直图案VP1可以具有比上垂直图案VP2的节距大的节距。在这种情况下，下垂直图案VP1可以在形成电极结构ES的栅电极150G、150C1、150C2和150S期间稳定地支撑绝缘层110，这会导致可最小化或减少栅电极150G、150C1、150C2和150S的缺陷。而且，由于下垂直图案VP1形成为具有相对大的节距，所以当形成下垂直图案VP1时，可以增加工艺余量。结果，可以提供具有提高的集成度和结构稳定性的三维半导体存储器件。返回参照图2和图3，上覆盖绝缘层172可以设置在电极结构ES上，并可以覆盖电极结构ES的顶表面和上导电焊盘142的顶表面。上覆盖绝缘层172可以具有与公共源极插塞CSP的顶表面共平面例如基本上共平面的顶表面。第一层间电介质层174可以提供在上覆盖绝缘层172上，并可以覆盖公共源极插塞CSP的顶表面。上覆盖绝缘层172和第一层间电介质层174可以包括绝缘材料例如硅氧化物。第一接触164可以提供在每个上垂直图案VP2的上导电焊盘142上。第一接触164可以穿过上覆盖绝缘层172以与上导电焊盘142进行连接例如直接接触。第二接触166可以穿过第一层间电介质层174以与第一接触164进行连接。第一接触164和第二接触166可以包括导电材料。位线BL可以提供在第一层间电介质层174上。位线BL可以在第二方向D2上延伸，并可以在第三方向D3上彼此间隔开。除了虚设上垂直图案DVP2之外，每个上垂直图案VP2可以通过第一接触164和第二接触166电连接到位线BL中的相应一条。位线BL可以包括导电材料。第一层间电介质层174可以在其上提供有覆盖位线BL的第二层间电介质层176。第二层间电介质层176可以包括绝缘材料例如硅氧化物。图6示出显示图3的部分A的放大图，其部分地示出根据发明构思的一些实施方式的三维半导体存储器件。参照图3和图6，每个下垂直图案VP1可以包括下垂直沟道VC1和在下垂直沟道VC1上的下导电焊盘140。根据一些实施方式，下垂直沟道VC1可以包括穿过下单元电极150C1和接地选择电极150G的半导体图案。下垂直沟道VC1可以具有中空管形状或通心粉形状，并可以包括闭合的底端。下垂直沟道VC1的底端可以设置在衬底100中，下垂直沟道VC1可以直接连接到例如可以直接接触衬底100。下垂直沟道VC1可以包括例如杂质掺杂的半导体或没有杂质掺杂的本征半导体。每个下垂直图案VP1可以包括填充例如部分地填充、完全地填充下垂直沟道VC1的内部的下掩埋绝缘图案124和插置在下垂直沟道VC1与下电极结构LES之间的下垂直绝缘体120。下掩埋绝缘图案124可以包括例如硅氧化物。下垂直绝缘体120可以具有其顶端和底端敞开的通心粉形状或管形状。下垂直绝缘体120可以具有与衬底100接触的底表面。下垂直绝缘体120可以包括电荷存储层CL、隧道绝缘层TL和阻挡绝缘层BIL。隧道绝缘层TL可以与下垂直沟道VC1直接接触，并且电荷存储层CL可以插置在隧道绝缘层TL与下单元电极150C1之间以及在隧道绝缘层TL与接地选择电极150G之间。阻挡绝缘层BIL可以插置在电荷存储层CL与下单元电极150C1之间以及在电荷存储层CL与接地选择电极150G之间。除了上述之外，电荷存储层CL、隧道绝缘层TL和阻挡绝缘层BIL可以与参照图4讨论的电荷存储层CL、隧道绝缘层TL和阻挡绝缘层BIL基本上相同。图7示出平面图，其示出根据发明构思的一些实施方式的三维半导体存储器件。图8示出沿着图7的线II-II'截取的截面图。图9示出沿着图7的线III-III'截取的截面图。图10A示出平面图，其示出图8的上虚设柱DP2的布置。图10B示出平面图，其示出图8的下虚设柱DP1的布置。为了简化描述，可以简要地讨论或省略与参照图1至图6讨论的三维半导体存储器件的技术特征相同的技术特征。将理解，术语“柱”不用于将上虚设柱DP2和下虚设柱DP1的形状限制为柱形状。在一些实施方式中，上虚设柱DP2和下虚设柱DP1可以具有与柱形状不同的形状。因此，将理解，上虚设柱DP2和下虚设柱DP1可以被分别称为“上虚设结构”和“下虚设结构”。参照图7、图8和图9，衬底100可以包括第一区域R1和第二区域R2。第一区域R1可以是在该处三维地布置存储单元的单元区域，第二区域R2可以是在该处提供焊盘的连接区域。电极结构ES可以提供在衬底100的第一区域R1上。第二区域R2可以在其上提供有从电极结构ES的一侧延伸的一对焊盘结构EPS。每个焊盘结构EPS可以包括分别从栅电极150G、150C1、150C2和150S延伸的电极焊盘150GP、150CP1、150CP2和150SP，并且还包括在电极焊盘150GP、150CP1、150CP2和150SP之间的绝缘层110。绝缘层110可以使电极焊盘150GP、150CP1、150CP2和150SP彼此电绝缘。电极焊盘150GP、150CP1、150CP2和150SP可以在衬底100的第二区域R2上形成例如构成阶梯结构。例如，在一些实施方式中，电极焊盘150GP、150CP1、150CP2和150SP中的每个可以具有没有被电极焊盘150GP、150CP1、150CP2和150SP中的紧接着覆在其上的电极焊盘覆盖的被暴露的顶表面，如图9所示。电极焊盘150GP、150CP1、150CP2和150SP可以包括从接地选择电极150G延伸的接地选择焊盘150GP、从串选择电极150S延伸的串选择焊盘150SP、以及分别从单元电极150C1和150C2延伸的单元焊盘150CP1和150CP2。单元焊盘150CP1和150CP2可以包括与接地选择焊盘150GP相邻的下单元焊盘150CP1以及与串选择焊盘150SP相邻的上单元焊盘150CP2。下单元焊盘150CP1可以比上单元焊盘150CP2更靠近衬底100。每个焊盘结构EPS可以包括下焊盘结构LPS和上焊盘结构UPS，下焊盘结构LPS包括接地选择焊盘150GP和下单元焊盘150CP1，上焊盘结构UPS包括串选择焊盘150SP和上单元焊盘150CP2。分隔绝缘图案132可以延伸到衬底100的第二区域R2上并位于焊盘结构EPS的串选择焊盘150SP之间。缓冲绝缘层102可以延伸到衬底100的第二区域R2上，并可以在衬底100与每个焊盘结构EPS之间。每个公共源极区CSR可以朝向衬底100的第二区域R2延伸，并可以在每个焊盘结构EPS的一侧提供在衬底100中。额外的公共源极区CSR可以提供在衬底100中在成对的焊盘结构EPS之间，并可以在第三方向D3上延伸。焊盘结构EPS可以在其一侧提供有公共源极插塞CSP，该公共源极插塞CSP朝向衬底100的第二区域R2延伸并且连接到公共源极区CSR中的对应一个。额外的公共源极插塞CSP可以提供在衬底100上在成对的焊盘结构EPS之间，并且连接到该额外的公共源极区CSR。该额外的公共源极插塞CSP可以是没有电压施加到其的虚设公共源极插塞DCSP。公共源极插塞CSP和该额外的公共源极插塞CSP可以平行于第三方向D3延伸。公共源极插塞CSP和该额外的公共源极插塞CSP可以在第二方向D2上隔着对应的焊盘结构EPS彼此间隔开。每个焊盘结构EPS可以包括在第二方向D2上彼此相反的第三侧表面S3和第四侧表面S4。焊盘结构EPS的第三侧表面S3和第四侧表面S4是在第二方向D2上彼此间隔开的相反两侧。在一些实施方式中，两个相邻的焊盘结构EPS的第四侧表面S4可以彼此面对，如图8所示。每个焊盘结构EPS的第三侧表面S3和第四侧表面S4可以相对于衬底100的顶表面100U倾斜，使得每个焊盘结构EPS可以在其顶端具有较小的宽度并在其底端具有较大的宽度。公共源极插塞CSP可以分别设置在焊盘结构EPS的第三侧表面S3上，并且该额外的公共源极插塞CSP可以插置在两个相邻的焊盘结构EPS的第四侧表面S4之间。在下文，该额外的公共源极插塞CSP和公共源极插塞CSP可以被一起称为公共源极插塞CSP。每个公共源极插塞CSP可以在其顶端具有较大的宽度并在其底端具有较小的宽度。每个公共源极插塞CSP可以在其一个侧表面上具有与第三侧表面S3和第四侧表面S4中的相应一个的斜率基本上相同的斜率。在一些实施方式中，公共源极插塞CSP之一的一侧平行于焊盘结构EPS之一的与所述公共源极插塞CSP之一的所述一侧相面对的一侧例如第三侧表面S3和第四侧表面S4延伸，如图8所示。侧绝缘间隔物160可以朝向衬底100的第二区域R2延伸，并可以相应地提供在焊盘结构EPS的第三侧表面S3上。额外的侧绝缘间隔物160可以设置在每个焊盘结构EPS的第四侧表面S4上。在下文，该额外的侧绝缘间隔物160和侧绝缘间隔物160可以被一起称为侧绝缘间隔物160。侧绝缘间隔物160可以插置在每个公共源极插塞CSP与对应的焊盘结构EPS之间。第一焊盘接触插塞C1可以提供在衬底100的第二区域R2上，并相应地连接到每个焊盘结构EPS的电极焊盘150GP、150CP1、150CP2和150SP。第一焊盘接触插塞C1可以沿着第三方向D3布置。在一些实施方式中，第一焊盘接触插塞C1可以在第三方向D3上彼此间隔开，如图7所示。多个虚设柱DP1和DP2中的每个可以穿过电极焊盘150GP、150CP1、150CP2和150SP中的相应的一个150CP1、150CP2或150SP，并且还穿过相应的电极焊盘150CP1、150CP2或150SP下面的焊盘结构EPS。所述多个虚设柱DP1和DP2可以包括穿过下焊盘结构LPS的下虚设柱DP1和穿过上焊盘结构UPS的上虚设柱DP2。每个下虚设柱DP1可以穿过下焊盘结构LPS以与衬底100进行连接。每个上虚设柱DP2可以穿过上焊盘结构UPS和相应的电极焊盘150CP2或150SP。下焊盘结构LPS可以对应于焊盘结构EPS的下部，上焊盘结构UPS可以对应于焊盘结构EPS的上部。包括下虚设柱DP1的下虚设组DG1可以设置在衬底100与包括上虚设柱DP2的上虚设组DG2之间。上虚设组DG2中的上虚设柱DP2可以设置为围绕第一焊盘接触插塞C1中的相应一个。下虚设柱DP1可以包括与下垂直图案VP1的元件例如组成部分基本上相同的元件。例如，如参照图3和图4所讨论的，每个下虚设柱DP1可以包括下垂直沟道VC1和在下垂直沟道VC1上的下导电焊盘140。下垂直沟道VC1可以包括第一半导体图案SP1和第二半导体图案SP2。每个下虚设柱DP1可以包括填充例如部分地填充、完全地填充第二半导体图案SP2的内部的下掩埋绝缘图案124，并且还包括围绕第二半导体图案SP2的外表面的下垂直绝缘体120。下虚设柱DP1可以包括与下垂直图案VP1的材料相同的材料。上虚设柱DP2可以包括与上垂直图案VP2的元件例如组成部分基本上相同的元件。例如，如参照图3所讨论的，每个上虚设柱DP2可以包括上垂直沟道VC2和在上垂直沟道VC2上的上导电焊盘142。每个上虚设柱DP2可以包括填充上垂直沟道VC2的内部的上掩埋绝缘图案126，并且还包括围绕上垂直沟道VC2的外表面的上垂直绝缘体122。上虚设柱DP2可以包括与上垂直图案VP2的材料相同的材料。参照图8、图9和图10A，当在平面图中观看时，上虚设组DG2中的上虚设柱DP2可以布置为围绕第一焊盘接触插塞C1中的相应一个。上虚设组DG2可以具有在第二方向D2上的宽度。上虚设组DG2可以在其顶端具有宽度DG2_W，该宽度DG2_W对应于从最邻近例如最靠近每个焊盘结构EPS的第三侧表面S3的第一最外侧上虚设柱DP2的上部到最邻近例如最靠近每个焊盘结构EPS的第四侧表面S4的第二最外侧上虚设柱DP2的上部的最大距离。每个上虚设柱DP2可以具有在第二方向D2上的宽度。每个上虚设柱DP2可以具有下宽度例如下部的宽度W6和比下宽度W6大的上宽度W5例如上部的宽度。每个上虚设柱DP2可以具有从其顶端朝向其底端变小的宽度。在一些实施方式中，每个上虚设柱DP2可以具有在第二方向D2上的从其顶端朝向其底端单调减小的宽度，如图8所示。参照图8、图9和图10B，下虚设组DG1中的下虚设柱DP1可以设置且连接到上虚设组DG2中的对应的上虚设柱DP2。在这种情况下，当在平面图中观看时，下虚设柱DP1可以布置为围绕第一焊盘接触插塞C1中的相应一个，如图10B所示。下虚设组DG1可以具有在第二方向D2上的宽度。下虚设组DG1可以在其顶端具有宽度DG1_W，该宽度DG1_W对应于从最邻近每个焊盘结构EPS的第三侧表面S3的第一最外侧下虚设柱DP1的上部到最邻近每个焊盘结构EPS的第四侧表面S4的第二最外侧下虚设柱DP1的上部的最大距离。下虚设组DG1的宽度DG1_W可以大于上虚设组DG2的宽度DG2_W。例如，下虚设柱DP1可以具有比上虚设柱DP2的节距大的节距。每个下虚设柱DP1可以具有在第二方向D2上的宽度。每个下虚设柱DP1可以具有下宽度W8例如下部的宽度和大于下宽度W8的上宽度例如上部的宽度W7。每个下虚设柱DP1可以具有从其顶端朝向其底端变小的宽度。在一些实施方式中，每个下虚设柱DP1的上宽度W7可以大于每个上虚设柱DP2的上宽度W5。上虚设柱DP2可以具有与下虚设柱DP1的顶表面相应地重叠的底表面DP2_B，但是发明构思不限于此。半导体器件的改善会要求增加栅电极150G、150C1、150C2和150S的数量，这会导致分别从栅电极150G、150C1、150C2和150S延伸的电极焊盘150GP、150CP1、150CP2和150SP的数量增加。每个焊盘结构EPS会因此在高度上增大，结果，公共源极插塞CSP会具有增大的高宽比。在这种情况下，每个公共源极插塞CSP可以形成为具有小于上宽度例如上部的宽度的下宽度例如下部的宽度，并且每个焊盘结构EPS可以形成为具有小于下宽度例如下部的宽度的上宽度例如上部的宽度。当下虚设柱DP1和上虚设柱DP2形成为具有基本上相同的节距时，每个焊盘结构EPS的一侧和其相邻的最外侧下虚设柱DP1可以以比每个焊盘结构EPS的所述一侧与其相邻的最外侧上虚设柱DP2之间的距离大的距离间隔开。例如，最外侧下虚设柱DP1可以比最外侧上虚设柱DP2更远离焊盘结构EPS的所述一侧。在这种情况下，在形成每个焊盘结构EPS的电极焊盘150GP、150CP1、150CP2和150SP期间，提供在每个焊盘结构EPS的下部中的绝缘层110会变得彼此更靠近或彼此接触。因此，电极焊盘150GP、150CP1、150CP2和150SP会难以形成或形成为在绝缘层110之间具有异常形状。根据发明构思，包括下虚设柱DP1的下虚设组DG1的宽度DG1_W可以大于包括上虚设柱DP2的上虚设组DG2的宽度DG2_W。例如，下虚设柱DP1可以具有比上虚设柱DP2的节距大的节距。在这种情况下，下虚设柱DP1可以在每个焊盘结构EPS的电极焊盘150GP、150CP1、150CP2和150SP的形成期间稳定地支撑绝缘层110，这可以导致最小化或减少电极焊盘150GP、150CP1、150CP2和150SP的缺陷。而且，由于下虚设柱DP1形成为具有相对大的节距，所以当形成下虚设柱DP1时，可以增加工艺余量。返回参照图7、图8和图9，下覆盖绝缘层170可以提供在衬底100的第二区域R2上，并可以覆盖串选择焊盘150SP、单元焊盘150CP1和150CP2以及接地选择焊盘150GP。下覆盖绝缘层170可以包括覆盖下单元焊盘150CP1和接地选择焊盘150GP的第一子覆盖绝缘层170a，并且还包括覆盖上单元焊盘150CP2和串选择焊盘150SP的第二子覆盖绝缘层170b。第一子覆盖绝缘层170a和第二子覆盖绝缘层170b可以包括绝缘材料例如硅氧化物。下覆盖绝缘层170具有与每个焊盘结构EPS的顶表面基本上共平面的顶表面。例如，下覆盖绝缘层170的顶表面可以与每个焊盘结构EPS中的绝缘层110中的最上面一个的顶表面基本上共平面。上覆盖绝缘层172可以延伸到衬底100的第二区域R2上，并可以覆盖焊盘结构EPS和下覆盖绝缘层170。上覆盖绝缘层172可以覆盖上虚设柱DP2的顶表面。上覆盖绝缘层172可以具有与公共源极插塞CSP的顶表面基本上共平面的顶表面。第一层间电介质层174可以延伸到衬底100的第二区域R2上，并可以覆盖公共源极插塞CSP的顶表面。第一焊盘接触插塞C1可以穿过第一层间电介质层174和上覆盖绝缘层172，因此可以相应地提供在电极焊盘150GP、150CP1、150CP2和150SP上。第一焊盘接触插塞C1中的一些可以穿过下覆盖绝缘层170以与电极焊盘150GP、150CP1、150CP2和150SP中的相应电极焊盘进行连接。第一焊盘接触插塞C1可以具有与第一层间电介质层174的顶表面基本上共平面的顶表面。第一焊盘接触插塞C1可以包括导电材料。第一焊盘线L1可以提供在衬底100的第二区域R2上。第一焊盘线L1可以提供在第一层间电介质层174上并相应地连接到第一焊盘接触插塞C1。每条第一焊盘线L1可以通过第一焊盘接触插塞C1中的相应一个连接到电极焊盘150GP、150CP1、150CP2和150SP中的相应一个。第二层间电介质层176可以延伸到衬底100的第二区域R2上，并可以覆盖第一焊盘线L1。第二层间电介质层176可以在其中提供有连接到第一焊盘线L1中的相应一个的第二焊盘接触插塞C2。第二层间电介质层176可以在其上提供有连接到第二焊盘接触插塞C2的第二焊盘线L2。第二焊盘线L2可以通过第二焊盘接触插塞C2、第一焊盘线L1和第一焊盘接触插塞C1电连接到串选择焊盘150SP，其中第一焊盘线L1和第一焊盘接触插塞C1连接到第二焊盘接触插塞C2。第一焊盘线L1、第二焊盘接触插塞C2和第二焊盘线L2可以每个包括导电材料。在一些实施方式中，第一焊盘线L1、第二焊盘接触插塞C2和第二焊盘线L2可以包括相同的导电材料。图11示出沿着图7的线II-II'截取的截面图，其部分地示出根据发明构思的一些实施方式的三维半导体存储器件。为了简化描述，可以简要地讨论或省略与参照图1至图9、图10A和图10B讨论的三维半导体存储器件的技术特征相同的技术特征。参照图11，上虚设组DG2中的上虚设柱DP2的数量可以与下虚设组DG1中的下虚设柱DP1的数量不同。例如，下虚设组DG1中的下虚设柱DP1的数量可以大于上虚设组DG2中的上虚设柱DP2的数量。在这种情况下，下虚设组DG1的宽度DG1_W可以大于上虚设组DG2的宽度DG2_W。每个下虚设柱DP1的上宽度W7可以大于每个上虚设柱DP2的上宽度W5，但是发明构思不限于此。除了以上提到的之外，根据本发明构思的三维半导体存储器件可以与参照图1至图9、图10A和图10B讨论的三维半导体存储器件基本上相同。图12A、图13A、图14A、图15A和图16A示出沿着图2的线I-I'截取的截面图，其示出根据发明构思的一些实施方式的制造三维半导体存储器件的方法。图12B至图16B示出沿着图7的线II-II'截取的截面图，其示出根据发明构思的一些实施方式的制造三维半导体存储器件的方法。图12C至图16C示出沿着图7的线III-III'截取的截面图，其示出根据发明构思的一些实施方式的制造三维半导体存储器件的方法。为了简化描述，可以简要地讨论或省略与参照图1至图11讨论的三维半导体存储器件的技术特征相同的技术特征。参照图12A至图12C，缓冲绝缘层102可以形成在包括第一区域R1和第二区域R2的衬底100的表面例如整个表面上。下薄层结构TS1可以形成在缓冲绝缘层102上。下薄层结构TS1可以包括交替地堆叠在缓冲绝缘层102上的下牺牲层SC1和绝缘层110。下牺牲层SC1可以由对缓冲绝缘层102和绝缘层110具有蚀刻选择性的材料形成。例如，缓冲绝缘层102和绝缘层110可以由硅氧化物层形成，下牺牲层SC1可以由硅氮化物层形成。绝缘层110和下牺牲层SC1可以在衬底100的第二区域R2上被图案化，因此下薄层结构TS1可以在其端部具有阶梯结构。例如，掩模图案未示出可以形成在下薄层结构TS1的最上面的绝缘层110上，并且该掩模图案可以用作蚀刻掩模来蚀刻最上面的绝缘层110和最上面的下牺牲层SC1以暴露第二区域R2上的次最上面的绝缘层110。之后，该掩模图案可以被蚀刻以减小其宽度。被蚀刻的掩模图案可以用作蚀刻掩模以蚀刻次最上面的绝缘层110和次最上面的下牺牲层SC1。当绝缘层110和下牺牲层SC1被反复地蚀刻时，并且当掩模图案被反复地蚀刻时，下薄层结构TS1可以在第二区域R2上在其端部具有阶梯结构。第一子覆盖绝缘层170a可以形成在衬底100上，并可以覆盖下薄层结构TS1的阶梯式端部。第一子覆盖绝缘层170a的形成可以包括：在衬底100的整个表面上形成绝缘层；然后对绝缘层执行平坦化工艺直到下薄层结构TS1的顶表面被暴露。下垂直孔VH1可以形成在衬底100的第一区域R1上。衬底100可以暴露于穿过下薄层结构TS1和缓冲绝缘层102的每个下垂直孔VH1。下垂直孔VH1的形成可以包括连续地图案化形成在第一区域R1上的绝缘层110、下牺牲层SC1和缓冲绝缘层102。下虚设孔DH1可以形成在衬底100的第二区域R2上。衬底100可以暴露于穿过下薄层结构TS1和缓冲绝缘层102的每个下虚设孔DH1。下虚设孔DH1的形成可以包括连续地图案化形成在第二区域R2上的绝缘层110、下牺牲层SC1和缓冲绝缘层102。下垂直孔VH1和下虚设孔DH1可以被同时形成。参照图13A至图13C，下垂直图案VP1可以形成在相应的下垂直孔VH1中，并且下虚设柱DP1可以形成在相应的下虚设孔DH1中。下垂直图案VP1和下虚设柱DP1可以被同时形成。下垂直图案VP1和下虚设柱DP1可以与图4或图6中示出的实施方式相同或类似地形成。下垂直图案VP1可以与参照图5B讨论的下垂直图案相同或类似地布置，并且下虚设柱DP1可以与参照图10B讨论的下虚设柱相同或类似地布置。参照图14A至图14C，上薄层结构TS2可以形成在下薄层结构TS1上。上薄层结构TS2可以包括交替地堆叠在下薄层结构TS1上的上牺牲层SC2和绝缘层110。上牺牲层SC2可以由对缓冲绝缘层102和绝缘层110具有蚀刻选择性的材料形成。例如，缓冲绝缘层102和绝缘层110可以由硅氧化物层形成，上牺牲层SC2可以由硅氮化物层形成。绝缘层110和上牺牲层SC2可以在衬底100的第二区域R2上被图案化，因此上薄层结构TS2可以在其一端具有阶梯结构。上薄层结构TS2的阶梯式端部可以通过例如与用于形成下薄层结构TS1的阶梯式端部的方法基本上相同的方法形成。第二子覆盖绝缘层170b可以形成在衬底100上，并可以覆盖上薄层结构TS2的阶梯式端部。第二子覆盖绝缘层170b的形成可以包括：在衬底100的整个表面上形成绝缘层、然后对绝缘层执行平坦化工艺直到上薄层结构TS2的顶表面被暴露。第一子覆盖绝缘层170a和第二子覆盖绝缘层170b可以被定义为下覆盖绝缘层170。上薄层结构TS2中的最上面的绝缘层110和最上面的上牺牲层SC2可以被图案化以形成切割区域132H。切割区域132H可以从第一区域R1朝向第二区域R2延伸。分隔绝缘图案132可以形成在切割区域132H中。上垂直孔VH2可以形成在衬底100的第一区域R1上。每个上垂直孔VH2可以穿过上薄层结构TS2。上垂直孔VH2可以相应地暴露下垂直图案VP1的顶表面。上垂直孔VH2的形成可以包括连续地图案化形成在第一区域R1上的绝缘层110和上牺牲层SC2。上虚设孔DH2可以形成在衬底100的第二区域R2上。每个上虚设孔DH2可以穿过上薄层结构TS2。上虚设孔DH2可以相应地暴露下虚设柱DP1的顶表面，但是发明构思不限于此。每个上虚设孔DH2可以形成为暴露下薄层结构TS1的顶表面。上虚设孔DH2的形成可以包括连续地图案化形成在第二区域R2上的绝缘层110和上牺牲层SC2。上垂直孔VH2和上虚设孔DH2可以被同时形成。上垂直图案VP2可以形成在相应的上垂直孔VH2中，并且上虚设柱DP2可以形成在相应的上虚设孔DH2中。上垂直图案VP2和上虚设柱DP2可以被同时形成。上垂直图案VP2和上虚设柱DP2可以与图6中示出的实施方式相同或类似地形成。上垂直图案VP2可以与参照图5A讨论的上垂直图案相同或类似地布置，并且上虚设柱DP2可以与参照图10A讨论的上虚设柱相同或类似地布置。参照图15A至图15C，上覆盖绝缘层172可以形成在上薄层结构TS2上。上覆盖绝缘层172可以延伸到衬底100的第二区域R2上，并可以覆盖下覆盖绝缘层170。上覆盖绝缘层172、上薄层结构TS2、下薄层结构TS1和缓冲绝缘层102可以被连续地图案化以形成暴露衬底100的沟槽T。沟槽T可以包括从衬底100的第一区域R1朝向衬底100的第二区域R2延伸的一对沟槽T，并且还包括形成在衬底100的第二区域R2上的虚设沟槽DT。虚设沟槽DT可以形成在该对沟槽T之间。该对沟槽T可以在衬底100的第一区域R1上形成电极模结构EMS。电极模结构EMS可以包括下电极模结构LEMS其包括下牺牲层SC1和在下牺牲层SC1之间的绝缘层110，并且还包括上电极模结构UEMS其包括上牺牲层SC2和在上牺牲层SC2之间的绝缘层110。下垂直图案VP1可以穿过下电极模结构LEMS，并且上垂直图案VP2可以穿过上电极模结构UEMS。电极模结构EMS可以具有暴露到该对沟槽T的侧表面。该对沟槽T可以形成为具有相对大的高宽比。在这种情况下，该对沟槽T中的每个可以形成为具有上宽度和小于上宽度的下宽度，因此，电极模结构EMS的侧表面可以相对于衬底100的顶表面100U倾斜，使得电极模结构EMS可以在其顶端具有较小的宽度并在其底端具有较大的宽度。沟槽T可以在衬底100的第二区域R2上形成一对焊盘模结构PMS。每个焊盘模结构PMS可以由虚设沟槽DT和该对沟槽T中的一个形成。每个焊盘模结构PMS可以包括下焊盘模结构LPMS其包括下牺牲层SC1和在下牺牲层SC1之间的绝缘层110，并且还包括上焊盘模结构UPMS其包括上牺牲层SC2和在上牺牲层SC2之间的绝缘层110。下虚设柱DP1可以穿过下焊盘模结构LPMS，上虚设柱DP2可以穿过上焊盘模结构UPMS。每个焊盘模结构PMS可以具有暴露到虚设沟槽DT和该对沟槽T中的一个的侧表面。该对沟槽T和虚设沟槽DT可以形成为具有相对大的高宽比。在这种情况下，该对沟槽T和虚设沟槽DT中的每个可以形成为具有上宽度例如上部的宽度和小于上宽度的下宽度例如下部的宽度。因此，每个焊盘模结构PMS的侧表面可以相对于衬底100的顶表面100U倾斜，使得每个电极模结构EMS可以在其顶端具有较小的宽度并在其底端具有较大的宽度。参照图16A至图16C，暴露于沟槽T的下牺牲层SC1和上牺牲层SC2可以被去除以在绝缘层110之间形成空区域例如开口RR1和RR2。空区域RR1和RR2可以包括在去除下牺牲层SC1时形成的下空区域RR1，并且还包括在去除上牺牲层SC2时形成的上空区域RR2。空区域RR1和RR2可以沿着平行于衬底100的顶表面100U的方向从沟槽T延伸到绝缘层110之间的间隙中。下牺牲层SC1和上牺牲层SC2可以通过各向同性蚀刻工艺例如湿蚀刻工艺去除。当去除下牺牲层SC1和上牺牲层SC2时，下垂直图案VP1和上垂直图案VP2可以支撑第一区域R1上的绝缘层110，并且下虚设柱DP1和上虚设柱DP2可以支撑第二区域R2上的绝缘层110。根据发明构思，电极模结构EMS的侧表面可以相对于衬底100的顶表面100U倾斜，使得电极模结构EMS可以在其顶端具有较小的宽度并在其底端具有较大的宽度，下垂直图案VP1可以具有比上垂直图案VP2的节距大的节距。此外，每个焊盘模结构PMS的侧表面可以相对于衬底100的顶表面100U倾斜，使得每个焊盘模结构PMS可以在其顶端具有较小的宽度并在其底端具有较大的宽度，下虚设柱DP1可以具有比上虚设柱DP2的节距大的节距。在这种情况下，当去除下牺牲层SC1和上牺牲层SC2时，下垂直图案VP1和下虚设柱DP1可以稳定地支撑绝缘层110。而且，由于下垂直图案VP1和下虚设柱DP1形成为具有相对大的节距，所以可以增加用于形成下垂直图案VP1和下虚设柱DP1的工艺余量。再次参照图3、图8和图9，第一导电层可以形成在衬底100上，从而填充沟槽T和空区域RR1和RR2。第一导电层可以包括共形地覆盖沟槽T的内侧壁和空区域RR1和RR2的内侧壁的阻挡层，并且还包括填充沟槽T的剩余部分和空区域RR1和RR2的剩余部分的电极层。之后，可以去除沟槽T中的第一导电层，以在空区域RR1和RR2中形成栅电极150G、150C1、150C2和150S以及电极焊盘150GP、150CP1、150CP2和150SP。因此，可以形成参照图1至图6讨论的电极结构ES和参照图7至图11讨论的焊盘结构EPS。掺杂剂离子可以被注入到暴露于沟槽T的衬底100中，形成公共源极区CSR。公共源极插塞CSP可以形成在相应的沟槽T中以与相应的公共源极区CSR进行连接。侧绝缘间隔物160可以形成在沟槽T的内表面上。侧绝缘间隔物160的形成可以包括：形成绝缘间隔物层以共形地覆盖公共源极区CSR的顶表面和沟槽T的内表面、然后对绝缘间隔物层进行各向异性蚀刻工艺。各向异性蚀刻工艺可以暴露公共源极区CSR。公共源极插塞CSP的形成可以包括：形成第二导电层以填充例如部分地填充、完全地填充在形成侧绝缘间隔物160之后沟槽T的剩余部分、然后执行平坦化工艺以平坦化第二导电层直到上覆盖绝缘层172被暴露。平坦化工艺可以在沟槽T中局部地形成公共源极插塞CSP。第一接触164可以形成在衬底100的第一区域R1上。第一接触164可以穿过上覆盖绝缘层172以与对应的上垂直图案VP2进行连接。第一层间电介质层174可以形成在上覆盖绝缘层172上，覆盖衬底100的第一区域R1和第二区域R2。第二接触166可以形成在衬底100的第一区域R1上。第二接触166可以穿过第一层间电介质层174以与对应的第一接触164进行连接。第一焊盘接触插塞C1可以形成在衬底100的第二区域R2上。第一焊盘接触插塞C1可以穿过第一层间电介质层174和上覆盖绝缘层172，因此可以相应地连接到电极焊盘150GP、150CP1、150CP2和150SP。第一焊盘接触插塞C1中的一些可以穿过下覆盖绝缘层170以与电极焊盘150GP、150CP1、150CP2和150SP中的相应电极焊盘进行连接。位线BL可以形成在衬底100的第一区域R1上的第一层间电介质层174上，并且第一焊盘线L1可以形成在衬底100的第二区域R2上的第一层间电介质层174上。每条位线BL可以通过第二接触166中的相应一个和第一接触164中的相应一个连接到上垂直图案VP2中的相应一个。每条第一焊盘线L1可以通过第一焊盘接触插塞C1中的相应一个连接到电极焊盘150GP、150CP1、150CP2和150SP中的相应一个。第二层间电介质层176可以形成在第一层间电介质层174上，覆盖位线BL和第一焊盘线L1。第二焊盘接触插塞C2可以形成为穿过第二层间电介质层176以与第一焊盘线L1中的相应一条进行连接。第二焊盘线L2可以形成在第二层间电介质层176上，并通过第二焊盘接触插塞C2连接到串选择焊盘150SP。根据发明构思，可以提供具有提高的集成度和结构稳定性的三维半导体存储器件。前述描述提供了一些实施方式用于说明发明构思，因此该描述应被认为是说明性的而不是限制性的。因此，发明构思不限于上述实施方式，并且本领域普通技术人员将理解，可以在其中进行形式和细节上的变化，而没有脱离发明构思的精神和本质特征。至法律所允许的最大限度，本公开的范围将由权利要求书及其等同物的最宽可允许解释来确定，并且不应受前述详细描述限制或限定。本申请要求于2018年3月29日在韩国知识产权局提交的韩国专利申请第10-2018-0036678号的优先权，其内容通过引用整体地结合于此。

权利要求：1.一种三维半导体存储器件，包括：电极结构，包括在垂直于衬底的顶表面的第一方向上堆叠的多个栅电极；下图案组，包括在所述电极结构的下部中并且连接到所述衬底的多个下垂直图案；上图案组，包括在所述电极结构的上部中的多个上垂直图案，其中所述多个上垂直图案分别连接到所述多个下垂直图案；以及两个公共源极插塞，在平行于所述衬底的所述顶表面的第二方向上彼此间隔开，其中所述电极结构在所述两个公共源极插塞之间，其中所述下图案组的上部在所述第二方向上具有第一宽度，所述上图案组的上部在所述第二方向上具有第二宽度，并且所述第一宽度大于所述第二宽度。2.根据权利要求1所述的三维半导体存储器件，其中所述电极结构包括在所述第二方向上彼此间隔开的相反两侧，并且其中所述电极结构的所述相反两侧相对于所述衬底的所述顶表面倾斜，使得所述电极结构的顶端的宽度小于所述电极结构的底端的宽度。3.根据权利要求2所述的三维半导体存储器件，其中所述两个公共源极插塞分别在所述电极结构的所述相反两侧上并且连接到所述衬底。4.根据权利要求1所述的三维半导体存储器件，其中所述多个下垂直图案中的每个包括：多个下垂直沟道中的对应一个，其中所述多个下垂直沟道在所述电极结构的所述下部中并且连接到所述衬底；和多个下导电焊盘中的对应一个，其中所述多个下导电焊盘分别在所述多个下垂直沟道上，并且其中所述多个上垂直图案分别连接到所述多个下导电焊盘。5.根据权利要求4所述的三维半导体存储器件，其中所述多个上垂直图案中的每个包括：多个上垂直沟道中的对应一个，其中所述多个上垂直沟道在所述电极结构的所述上部中并分别连接到所述多个下导电焊盘；和多个上导电焊盘中的对应一个，其中所述多个上导电焊盘分别在所述多个上垂直沟道上。6.根据权利要求5所述的三维半导体存储器件，还包括在所述电极结构上的多条位线，其中所述多条位线彼此间隔开，并且其中所述多个上垂直图案通过所述多个上导电焊盘中的相应一个分别连接到所述多条位线。7.根据权利要求1所述的三维半导体存储器件，还包括在所述衬底中并在所述第二方向上彼此间隔开的两个公共源极区，其中所述电极结构在所述两个公共源极区之间，并且其中所述两个公共源极插塞分别连接到所述两个公共源极区。8.根据权利要求1所述的三维半导体存储器件，其中所述电极结构包括在所述第二方向上彼此间隔开的相反两侧，并且其中所述三维半导体存储器件还包括在所述两个公共源极插塞中的一个与所述电极结构的所述相反两侧中的对应一侧之间的侧绝缘间隔物。9.根据权利要求1所述的三维半导体存储器件，其中所述多个下垂直图案中的一个的上部的宽度大于所述多个上垂直图案中的一个的上部的宽度。10.根据权利要求1所述的三维半导体存储器件，其中所述上图案组包括上子组，所述上子组包括沿着所述第二方向布置为Z字形方式的所述多个上垂直图案的组，其中所述上子组中的所述多个上垂直图案中的一对直接相邻的上垂直图案彼此间隔开第一距离，其中所述下图案组包括下子组，所述下子组包括沿着所述第二方向布置为Z字形方式的所述多个下垂直图案的组，并且其中所述下子组中的所述多个下垂直图案中的一对直接相邻的下垂直图案彼此间隔开第二距离，所述第二距离大于所述第一距离。11.根据权利要求10所述的三维半导体存储器件，其中所述多个下垂直图案的所述组包括第一下垂直图案、与所述第一下垂直图案直接相邻的第二下垂直图案、以及与所述第二下垂直图案直接相邻的第三下垂直图案，其中所述第二下垂直图案在所述第一下垂直图案和所述第三下垂直图案之间，并且所述两个公共源极插塞中的一个比所述第一下垂直图案更靠近所述第三下垂直图案，其中所述第一下垂直图案和所述第二下垂直图案彼此间隔开第三距离，所述第二下垂直图案和所述第三下垂直图案彼此间隔开第四距离，所述第三距离小于所述第四距离。12.根据权利要求1所述的三维半导体存储器件，其中所述多个下垂直图案包括最靠近所述两个公共源极插塞中的一个的第一最外侧下垂直图案，并且所述多个上垂直图案包括最靠近所述两个公共源极插塞中的所述一个的第一最外侧上垂直图案，其中所述第一最外侧下垂直图案的上表面在所述第二方向上的中点从所述第一最外侧上垂直图案的下表面在所述第二方向上的中点朝向所述两个公共源极插塞中的所述一个偏移第一距离。13.根据权利要求12所述的三维半导体存储器件，其中所述多个下垂直图案还包括第二最外侧下垂直图案，所述第二最外侧下垂直图案最靠近所述第一最外侧下垂直图案并在所述第二方向上与所述第一最外侧下垂直图案间隔开，并且所述多个上垂直图案还包括第二最外侧上垂直图案，该第二最外侧上垂直图案最靠近所述第一最外侧上垂直图案并在所述第二方向上与所述第一最外侧上垂直图案间隔开，其中所述第二最外侧下垂直图案的上表面在所述第二方向上的中点从所述第二最外侧上垂直图案的下表面在所述第二方向上的中点朝向所述两个公共源极插塞中的所述一个偏移第二距离，并且其中所述第一距离大于所述第二距离。14.一种三维半导体存储器件，包括：衬底，包括第一区域和第二区域；电极结构，在所述衬底的所述第一区域上，并包括在垂直于所述衬底的顶表面的第一方向上堆叠的多个栅电极；电极焊盘结构，从所述电极结构朝向所述衬底的所述第二区域延伸，并包括分别从所述多个栅电极延伸的多个电极焊盘，所述多个电极焊盘在所述第二区域上形成阶梯结构；下虚设组，包括在所述电极焊盘结构的下部中并且连接到所述衬底的多个下虚设结构；上虚设组，包括在所述电极焊盘结构的上部中的多个上虚设结构，所述下虚设组在所述衬底和所述上虚设组之间；以及两个公共源极插塞，在第二方向上彼此间隔开，所述电极焊盘结构在所述两个公共源极插塞之间，所述第二方向平行于所述衬底的所述顶表面，其中所述下虚设组的上部在所述第二方向上具有第一宽度，所述上虚设组的上部在所述第二方向上具有第二宽度，并且所述第一宽度大于所述第二宽度。15.根据权利要求14所述的三维半导体存储器件，还包括分别连接到所述多个电极焊盘的多个第一焊盘接触插塞，其中所述多个上虚设结构围绕所述多个第一焊盘接触插塞中的对应一个。16.根据权利要求14所述的三维半导体存储器件，其中所述电极焊盘结构包括：上焊盘结构，包括所述多个电极焊盘中的多个上单元焊盘；和下焊盘结构，包括所述多个电极焊盘中的多个下单元焊盘，所述多个下单元焊盘比所述多个上单元焊盘更靠近所述衬底，其中所述多个上虚设结构中的一个穿过所述多个电极焊盘中的一个和在所述多个电极焊盘中的所述一个下面的所述上焊盘结构，并且其中所述多个下虚设结构穿过在所述多个电极焊盘中的所述一个下面的所述下焊盘结构。17.根据权利要求14所述的三维半导体存储器件，其中所述电极焊盘结构包括在所述第二方向上彼此间隔开的相反两侧，并且其中所述电极焊盘结构的所述相反两侧相对于所述衬底的所述顶表面倾斜，使得所述电极焊盘结构的顶端的宽度小于所述电极焊盘结构的底端的宽度。18.根据权利要求17所述的三维半导体存储器件，其中所述两个公共源极插塞分别在所述电极焊盘结构的所述相反两侧上并且连接到所述衬底。19.根据权利要求18所述的三维半导体存储器件，还包括在所述电极焊盘结构的所述相反两侧中的一侧与所述两个共源极插塞中的对应一个之间的侧绝缘间隔物。20.根据权利要求14所述的三维半导体存储器件，其中所述多个下虚设结构中的一个的上部具有第三宽度，所述多个上虚设结构中的一个的上部具有第四宽度，并且所述第三宽度大于所述第四宽度。21.根据权利要求14所述的三维半导体存储器件，其中所述多个下虚设结构的数量大于所述多个上虚设结构的数量。22.根据权利要求14所述的三维半导体存储器件，还包括：下图案组，包括在所述电极结构的下部中并且连接到所述衬底的多个下垂直图案；和上图案组，包括在所述电极结构的上部中并且分别连接到所述多个下垂直图案的多个上垂直图案，其中所述多个下虚设结构包括与所述多个下垂直图案相同的材料，并且其中所述多个上虚设结构包括与所述多个上垂直图案相同的材料。23.根据权利要求22所述的三维半导体存储器件，其中所述多个下虚设结构和所述多个下垂直图案中的每个包括：下垂直沟道，从所述衬底在所述第一方向上延伸；和下导电焊盘，在所述下垂直沟道上，其中所述多个上垂直图案分别连接到多个下导电焊盘。24.根据权利要求23所述的三维半导体存储器件，其中所述多个上虚设结构和所述多个上垂直图案中的每个包括：在所述第一方向上延伸的上垂直沟道；和在所述上垂直沟道上的上导电焊盘。25.根据权利要求14所述的三维半导体存储器件，其中所述多个上虚设结构分别连接到所述多个下虚设结构。

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