申请/专利权人：格芯(美国)集成电路科技有限公司

申请日：2018-11-13

公开（公告）日：2023-11-10

公开（公告）号：CN109786319B

主分类号：H01L21/768

分类号：H01L21/768;H01L23/535

优先权：["20171113 US 15/810,557"]

专利状态码：有效-授权

法律状态：2023.11.10#授权;2019.06.14#实质审查的生效;2019.05.21#公开

摘要：本发明涉及具有接触增强层的FDSOI半导体装置以及制造方法，其中，形成接触的方法包括：形成由浅沟槽绝缘体区隔开的多个晶体管装置，晶体管装置包括半导体衬底，位于半导体块体衬底上的埋置绝缘体层，位于埋置绝缘体层上的半导体层，位于半导体层上的高k金属栅极堆叠以及位于高k金属栅极堆叠上方的栅极电极，位于半导体层上的抬升式源漏区，以及位于抬升式源漏区及栅极电极上方的硅化物接触层；在硅化物接触层上设置层间介电堆叠并平坦化层间介电堆叠；穿过层间介电堆叠至抬升式源漏区上图案化多个接触；以及对于接触的至少其中一些，在接触上方图案化横向延伸接触区，横向延伸接触区延伸于邻近相应抬升式源漏区的浅沟槽绝缘体区上方。

主权项：1.一种制造集成电路的方法，该方法包括：形成由浅沟槽绝缘体区隔开的多个晶体管装置，各该多个晶体管装置包括衬底，位于该衬底上的埋置绝缘体层，位于该埋置绝缘体层上的半导体层，位于该半导体层上方的高k金属栅极堆叠以及位于该高k金属栅极堆叠上方的栅极电极，位于该半导体层上的抬升式源漏区，以及位于该抬升式源漏区及该栅极电极上方的硅化物接触层；在该硅化物接触层上形成层间介电堆叠并平坦化该层间介电堆叠；穿过该层间介电堆叠图案化多个接触开口，该多个接触开口向该抬升式源漏区延伸；以及图案化该接触开口的至少其中一些的横向接触延伸区，其中，该横向接触延伸区延伸于邻近相应抬升式源漏区的该浅沟槽绝缘体区的至少其中部分上方，其中，图案化该多个接触开口及图案化该横向接触延伸区包括执行两个或更多光刻及蚀刻步骤，且其中，在执行该两个或更多光刻及蚀刻步骤之间，用有机介电层材料填充该多个接触开口及或该横向接触延伸区，且随后移除该有机介电层材料。

全文数据：具有接触增强层的FDSOI半导体装置以及制造方法技术领域本申请通常涉及在集成电路及半导体装置制造期间形成接触，尤其涉及在半导体制造的中间工艺方案过程中也就是说，在晶体管装置的前端工艺制程以后且在加工多个金属互连层之前形成接触。背景技术制造例如CPU中央处理单元、储存装置、专用集成电路ASIC；applicationspecificintegratedcircuit等先进集成电路需要依据特定的电路布局在给定的芯片面积上形成大量电路元件。在多种电子电路中，场效应晶体管代表一种重要类型的电路元件，其基本确定该集成电路的性能。一般来说，目前实施多种制程技术来形成场效应晶体管fieldeffecttransistor；FET，其中，对于许多类型的复杂电路，金属-氧化物-半导体metal-oxide-semiconductor；MOS技术因在操作速度和或功耗和或成本效率方面的优越特性而成为目前最有前景的方法之一。在使用例如MOS技术制造复杂集成电路期间，在包括结晶半导体层的衬底上形成数百万个晶体管，例如N沟道晶体管及或P沟道晶体管。微型化及电路密度的增加代表持续不断的需求。场效应晶体管，无论是N沟道晶体管还是P沟道晶体管，通常包括PN结，它们通过被称作漏源区的高掺杂区与设于该高掺杂区之间的弱掺杂或未掺杂区例如沟道区的界面interface形成。在场效应晶体管中，沟道区的电导率也就是，导电沟道的驱动电流能力由邻近该沟道区形成并通过薄的绝缘层与该沟道区隔开的栅极电极控制。在栅极电极上施加适当的控制电压从而形成导电沟道以后，沟道区的电导率依赖于掺杂物浓度、电荷载流子的迁移率，以及针对沿晶体管宽度方向的沟道区的给定延伸而依赖于源漏区之间的距离也被称为沟道长度，和其它等。因此，结合在向栅极电极施加控制电压后在绝缘层下方快速形成导电沟道的能力，沟道区的电导率大幅影响MOS晶体管的性能。因此，由于形成沟道的速度其依赖于栅极电极的电导率及沟道电阻率基本确定晶体管特性，因此沟道长度的微缩是实现集成电路的操作速度增加的主导设计标准。随着沟道长度缩小，栅极介电质的厚度也被减小。栅极介电质的微缩受数个因素限制，例如缺陷、功率供应电压、时间相关介电击穿以及漏电流。尤其，对于22纳米的栅极长度设计的全空乏绝缘体上硅fullydepletedsilicon-on-insulator；FDSOI技术及对于14纳米的栅极长度设计的下一代FDSOI技术以及期望对于更小的制程步骤节点，接触源漏区存在问题，因为源漏区的接触区趋向于变得越来越小。在FDSOI技术中，在氧化物层上方的极薄的外延半导体层上形成晶体管，从而需要源漏区抬升于该薄半导体层上方。至该抬升式源漏区的过孔接触需要仔细对准，并应当比该相应抬升式源漏区的尺寸更小。有效禁止横跨从抬升式源漏区至浅沟槽绝缘体shallowtrenchinsulator；STI区的边界的接触区，因为若接触叠盖STI边界，则用于形成接触过孔的蚀刻制程很可能在该浅沟槽绝缘体区中形成凹坑。凹坑是指以下现象：场氧化物区的顶部角落可能通过蚀刻被移除，从而留下空洞或凹坑，易导致高场泄漏。也就是说，该凹坑通常邻近抬升式源漏区并于附近存在任意高场接触区时很可能形成穿通缺陷。鉴于上述情形，本申请提供一种替代方法。本申请针对使用抬升式源漏外延制程以通过外扩散形成源漏区的FDSOI晶体管。发明内容下面提供本申请的简要总结，以提供本发明的一些方面的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化形式的概念，作为后面所讨论的更详细说明的前序。一般来说，本文中所揭示的发明主题涉及半导体装置以及制造半导体装置的方法，其中，基于全空乏绝缘体上硅FDSOI技术针对N沟道晶体管及P沟道晶体管可获得增强的晶体管性能。本申请提供一种在半导体制造的中间工艺方案过程中形成接触的方法，该方法包括：形成由浅沟槽绝缘体区隔开的多个晶体管装置，各该晶体管装置包括衬底，位于该衬底上的埋置绝缘体例如，氧化物层，位于该埋置氧化物层上的半导体层，位于该半导体层上的高k金属栅极堆叠，位于该高k金属栅极堆叠上方的栅极电极，分别与该栅极电极横向隔开的位于该半导体层上的抬升式源漏区，以及位于该抬升式源漏区上方的硅化物源漏接触层；在该硅化物源漏接触层上形成层间介电堆叠并平坦化该层间介电堆叠；穿过该层间介电堆叠形成接触该硅化物源漏接触层的接触开口；以及对于该接触开口的至少其中一些，形成上横向延伸区，其中，该接触开口的该上横向延伸区延伸于邻近该相应抬升式源漏区的浅沟槽绝缘体区上方。另外，本申请提供一种半导体装置，该半导体装置包括由浅沟槽绝缘体区隔开的多个晶体管装置，各该晶体管装置包括衬底，位于该衬底上的埋置绝缘体例如，氧化物层，位于该埋置氧化物层上的半导体层，位于该半导体层上的高k金属栅极堆叠以及位于该高k金属栅极堆叠上方的栅极电极，位于该半导体层上并分别与该栅极电极横向隔开的抬升式源漏区，以及位于该抬升式源漏区上方的硅化物源漏接触层；层间介电堆叠，设于该硅化物源漏接触层上；以及导电过孔，位于该层间介电堆叠中，接触该硅化物源漏接触层，其中，该导电过孔的至少其中一个包括延伸于邻近该相应抬升式源漏区的浅沟槽绝缘体区上方的上横向延伸区。在另一个示例实施例中，本申请提供一种方法，该方法包括在共同制程序列中形成位于邻近半导体装置的主动区的沟槽隔离区上方的功率轨脊以及与晶体管装置的漏区及源区的其中之一连接的接触的至少其中部分。而且，该方法包括形成延伸于该沟槽隔离区的部分上方的横向接触延伸区，以将该接触与该功率轨脊连接。附图说明参照下面结合附图所作的说明可理解本申请，所述附图中类似的附图标记表示类似的元件，且其中：图1A至图11A及图12以及图1B至图11B及图12分别示意显示用于在半导体制造的中间工艺方案过程中形成接触的流程步骤的顶视图及剖视图。尤其：图1A及图1B显示用于在前端工艺CMOS图案化以后制造半导体装置的流程步骤的不同视图；图2A及图2B显示设置蚀刻停止层的该流程的另一个步骤；图3A及图3B显示构建用于中间工艺制程的第一光刻及蚀刻序列的初始序列层的该流程的另一个步骤；图4A及图4B显示包括开始形成接触栅极电极的过孔的该流程的另一个步骤；图5A及图5B显示形成接触栅极电极的该过孔完成的该流程的另一个步骤；图6A及图6B显示在填充图5A及图5B的过孔、构建用于形成接触源漏接触的过孔的中间工艺制程的第二光刻及蚀刻序列的初始序列层以后的该流程的另一个步骤；图7A及图7B显示形成接触源漏接触的过孔完成的该流程的另一个步骤；图8A及图8B显示在填充接触源漏接触的过孔，包括构建用于中间工艺制程的第三光刻及蚀刻序列的初始序列层以后的该流程的另一个步骤；图9A及图9B显示包括在介电材料中图案化叠盖过孔的沟槽的该流程的另一个步骤；图10A及图10B显示用导电材料填充过孔的该流程的另一个步骤；图11A及图11B显示将铜线与过孔的沟槽区连接；以及图12显示在两个抬升式源漏区之间的局部互连的另一个例子；图13及图14示意显示依据另外的示例实施例的半导体装置的顶视图；以及图15至图18示意显示处于各种制造阶段中的该半导体装置的剖视图，其中，该剖视是沿图13的线D-D所作。尽管本文中所揭示的发明主题容许各种修改及替代形式，但本发明主题的特定实施例以示例方式显示于附图中并在本文中作详细说明。不过，应当理解，本文中有关特定实施例的说明并非意图将本发明限于所揭示的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。具体实施方式在下面的说明中，出于解释目的，阐述许多具体细节来提供有关示例实施例的充分理解。不过，应当很清楚，可在不具有这些具体细节或者具有等同布置的情况下实施所述示例实施例。在其它情况下，以方块图形式显示已知的结构及装置，以避免不必要地模糊示例实施例。此外，除非另外指出，否则说明书及权利要求中所使用的表示组分、反应条件等的量、比例及数值属性的所有数字将被理解为通过术语“大约”在所有情况下被修饰。下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以实现开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，所述决定将因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域的普通技术人员借助本申请所执行的常规程序。下面的实施例经充分详细说明以使本领域的技术人员能够使用本发明。应当理解，基于本申请，其它实施例将显而易见，并可作系统、结构、制程或机械的改变而不背离本申请的范围。在下面的说明中，给出大量的特定细节以提供有关本申请的充分理解。不过，显而易见，本申请的实施例可在不具有所述特定细节的情况下实施。为避免模糊本申请，不详细揭示一些已知的电路、系统配置、结构配置以及制程步骤。现在将参照附图来说明本申请。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本申请与本领域技术人员熟知的细节混淆，但仍包括所述附图以说明并解释本申请的示例。本文中所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。本文中的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常或惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。如本文中所使用的那样，当提到场效应晶体管FET装置的结构时，出于方便目的可使用空间参考“顶部”、“底部”、“上方”、“下方”、“垂直”、“水平”等。这些参考意图以仅与附图一致的方式使用，以用于教导目的，并非意图作为FET结构的绝对参考。例如，FET可以不同于附图中所示方位的任意方式空间取向。当提到附图时，“垂直”用以指与半导体层表面垂直的方向，而“水平”用以指与半导体层表面平行的方向。“上方”用以指离开半导体层的垂直方向。位于另一个元件“上方”“下方”的元件与该另一个元件相比更远离更靠近半导体层表面。在完整阅读本申请以后，本领域的技术人员很容易了解，本方法基本上可应用于各种技术，例如NMOS、PMOS、CMOS等，并很容易应用于各种装置，包括但不限于逻辑装置、存储器装置、SRAM装置等。本文中所述的技术及工艺可用以制造MOS集成电路装置，包括NMOS集成电路装置、PMOS集成电路装置以及CMOS集成电路装置。尤其，本文中所述的制程步骤结合形成集成电路的栅极结构包括平面及非平面集成电路的任意半导体装置制程使用。尽管术语“MOS”通常是指具有金属栅极电极及氧化物栅极绝缘体的装置，但该术语在全文中用以指包括位于半导体衬底上方的栅极绝缘体无论是氧化物还是其它绝缘体上方的导电栅极电极无论是金属还是其它导电材料的任意半导体装置。通常，针对低压应用例如芯片装置上的处理器及系统开发金属栅极CMOS晶体管。但这些装置与外部世界连接并需要支持较高偏置电压的输入输出晶体管。核心逻辑或标准单栅极SG逻辑装置可通常具有约1.0V的IO电压。标准栅极SG装置氧化物通常可具有约16至1.6-2.4nm的厚度值Tox氧化物的厚度。用于较高IO电压例如2.5V的装置被称为ZG装置具有较高的栅极氧化物厚度值Tox，通常具有约35至3.5-6.5nm的厚度值。尤其，出于实际原因，依据本申请的流程可包括一次形成不止一个半导体装置。下面，图1A至图11A显示形成半导体装置的流程的各种步骤的顶视图。图1B至图11B分别显示沿相应图1A至图11B中所示的切割线A-A、B-B、C-C的三个剖视图。应当理解，图1A至图11A以及图1B至图11B并非按比例绘制。图1A显示用于制造半导体装置的流程步骤。图1A揭示在前端工艺图案化接近结束时制造半导体装置的状态的顶视图。应当结合图1B观看图1A的细节。图1B揭示包括半导体块体衬底208的绝缘体上硅衬底。在半导体块体衬底208上设置埋置绝缘体例如，氧化物层BOX244。图1B还揭示位于埋置氧化物层244上的半导体层212。半导体层212通常可为全空乏半导体层FDSOI。位于BOX244的顶部上的层212也可被称为SOI或简单地称为沟道区。通常，层212为薄层，以提供薄的半导体沟道，例如结晶Si沟道，例如硅锗沟道等。为此，在示例实施例中，半导体层212经适当设置以提供全空乏沟道区未显示，从而针对半导体层212的给定材料组成在掺杂及层厚度方面需要特定的约束。尤其，半导体层212可具有15纳米或更小的厚度。图1B还显示位于半导体层212上的高k金属栅极堆叠255以及位于高k金属栅极堆叠255的顶部上的栅极电极257G。该高k金属栅极堆叠可包括或由氧化铪以及后续位于该高k材料例如氧化铪的顶部上的含金属层如氮化钛TiN层未显示组成。术语高k或高k介电质是指与二氧化硅具有k～3.9或氮氧化硅具有k6相比具有高介电常数k的材料。例如，HfO2具有约25的介电常数。还揭示位于半导体层212的顶部上的抬升式源漏区257。因此，分别在栅极电极257G的左侧及右侧设置抬升式源漏区257。该抬升式源漏区经外延设置。栅极电极栅极导体257G可由多晶或非晶硅组成。图1B还揭示与栅极电极257G相邻的间隙壁或隔离体259。该间隙壁将抬升式源漏区257与栅极电极257G隔开。图1B还揭示分别位于栅极电极257G上及抬升式源漏区257上的含金属接触层253，例如硅化层。接触层253可包括镍、铂、钴等，例如，层253可包括硅化镍NiSi。在图1A的顶视图中，基本上，被硅化接触层253覆盖的区域257及257G是可见的。此外，将区域257与257G隔开的间隙壁259是可见的。此外，浅沟槽绝缘体区210是可见的。图1A及图1B可被视为显示基本上在前端工艺方案结束时的流程的阶段。换句话说，如图1A及图1B中所示的前端工艺CMOS图案化可被视为完成至硅化接触层253，也就是NiSi模块。图2A及图2B显示该流程的另外步骤。在图2A及图2B中，图1A及图1B的结构被介电材料层例如氮化硅层260覆盖。层260可被沉积于图1A及图1B的结构上并可因此充当蚀刻停止材料，可能向半导体层212中额外转移应变。层260可通过等离子体增强型化学气相沉积chemicalvapordeposition；CVD制程形成。因此，在一个示例实施例中，层260包括或由氮化硅Si3N4组成。在后续蚀刻制程中，层260可充当蚀刻停止层。图3A及图3B显示该流程的另外步骤。图3B显示位于氮化物层260上的层间介电堆叠。该层间介电堆叠包括位于氮化物层260上的第一层间介电材料262。介电材料262可为氧化硅层且可被称为介电氧化物。介电氧化物262沉积于氮化物层260上。另外，由于形貌，利用典型的平坦化制程例如化学机械抛光chemicalmechanicalpolishing；CMP制程平坦化介电氧化物262。另外，在介电材料262上形成停止层264。在停止层264上形成第二层间介电材料也被称为介电氧化物266。因此，停止层264被夹置于第一层间介电氧化物262与第二层间介电氧化物266之间。停止层264可包括或由氮氧化硅或氮化硅组成。停止层264的厚度可为约10纳米。图3B还显示包括或由有机物、聚合物或碳材料的旋涂硬掩膜SOH组成的层268。层268设于第二层间介电氧化物266上。另外，在SOH层268上设置薄氧化物层270。图3A及图3B还显示掩膜层或氮化硅层272，其可充当用于形成接触的记忆层。应当注意，图3B中所示的层及相应材料的序列仅充当示例。设置该材料也可以氮化物层开始，后续为氧化物层或者后续也可为SiON层未显示。可使用任意种类的材料组成，其相对彼此具有足够的蚀刻选择性，以充当记忆层堆叠。图4A及图4B显示该流程的另一个步骤。图4A及图4B显示开始形成位于沿C-C剖视图的至该栅极接触层的接触。此栅极接触有时被以CB或CB1表示。图4A及图4B示意显示通过图案化记忆层272并划定开口以暴露薄氧化物层270的第一光刻及蚀刻序列有时被称为LE的结果。这里不显示在该LE制程中所涉及的制程步骤。应当理解，这里显示形成位于沿C-C剖视图的栅极接触作为第一接触仅是出于解释目的，且还可以制作分别位于沿剖视图B-B或A-A的源漏接触开始。如后面将讨论的那样，可在共同图案化序列中形成针对与该漏源区及该栅极电极连接的接触的开口。在图4A及4B中所示的步骤结束时，已在沿该C-C方向的位置向下至氧化物层270开放记忆层272。图5A及图5B显示在沿C-C的位置蚀刻栅极接触开口以后的流程。在图5B中，显示执行该蚀刻向下直至充当蚀刻该栅极接触过孔的蚀刻停止的NiSi层253。也就是说，如图5A中所示，通过执行此蚀刻步骤暴露NiSi层253。这也可被视为形成该过孔以使该栅极接触层与位于该C-C区中的该CB接触接触。对于如A-A及B-B视图所示的其它区域，在此步骤中仅移除掩膜层272、氧化物层270及SOH268。因此，在图5A及图5B中所示的步骤结束时，该CB接触的过孔已被向下蚀刻至NiSi层253，从而暴露位于STI重叠区210上方的位置的该栅极接触的NiSi层253。图6A及图6B显示在用于形成该栅极接触CB的另一个中间步骤以后的该流程。用SOH材料368填充如图5B中所示的该CB接触的该过孔。如图6B中所示，SOH材料层368覆盖整个装置区，如剖视A-A及B-B图中可见的那样。另外，SOH材料层269进一步由氧化物层370及掩膜层372覆盖，该掩膜层可包括或由氮化硅组成。因此，序列层368、370及372对应如图4B中所示的序列层268、270及272。如图6B中所示，执行另一个光刻及蚀刻LE序列，以通过蚀刻穿过该硬掩膜暴露氧化物层370，从而图案化掩膜层372，以形成源漏接触过孔。这可与形成如图4B中所示的栅极接触过孔类似。这些源漏接触也可分别由CA1及CA2表示。图7A及图7B显示在向下至NiSi材料253的另一个蚀刻步骤以后的该流程。此蚀刻步骤分别用以设置接触CA1及CA2的过孔。随后，剥离掩膜层372及氧化物层370并在该装置表面上方及该栅极接触过孔CB中移除SOH材料368。在随后的步骤中，可在该整个结构上方沉积薄氧化物衬里254，以在施加随后的制程步骤之前对NiSi材料253提供保护。该氧化物衬里可通过原子层沉积施加。作为图7A及7B中所示的制程步骤的结果，显示接触栅极、源极及漏极的三个过孔，各过孔具有沉积于其相应表面上的薄氧化物衬里层254。图8A及图8B显示在用SOH材料468填充图7A及图7B中所示的所有过孔的另一个步骤以后的该流程。在SOH材料468上，依序沉积薄氧化物层470及掩膜层472，与分别如前关于图6A及图6B以及图4A及图4B所述的序列层368、370及372以及268、270、272类似。图8A及图8B还显示用于形成位于沿剖视图B-B的横向接触延伸区的的图案化该掩膜层的步骤。形成于掩膜层472中呈槽状的该开口自一侧的该源极接触过孔上方的位置延伸至另一侧的叠盖STI区210的位置。随后，执行穿过该掩膜开口的SOH材料468的蚀刻向下至停止层264。由此，该接触过孔形成有位于该STI区上方的上横向延伸区也被称为“飞越”区。图9A及图9B显示在通过自该装置表面以及该接触过孔蚀刻而蚀刻该“飞越”区、剥离掩膜层472及氧化物层470并移除SOH材料468以后的该流程。应当注意，这基本上是对氧化物及氮化物具有选择性的等离子体剥离制程。为剥离SOH材料468，必须首先移除覆盖层472及470。因此，在该层间介电堆叠中的蚀刻停止层264上方的介电材料层266中形成沟槽。而且，图9A及图9B标示此蚀刻步骤现在穿过位于该NiSi材料上的保护氧化物衬里254，从而暴露覆盖该栅极、源极及漏极接触硅化物层253的该NiSi材料。在该蚀刻步骤以后接着可执行清洗步骤未显示。在图10A及图10B中，显示用导电材料274填充接触CA1、CA2及CB的过孔以后的该装置。此导电材料274可为钨W。通常，结合在该过孔中设置TiTiN阻挡层或衬里未显示来执行钨填充。也可能需要该TiTiN阻挡层以将该W黏附于表面。另外，当在该过孔中填充该导电材料时，同时也向该横向延伸区也就是沟槽中填充导电材料，从而在该沟槽中设置导电材料274J。现在，此导电材料相对浅沟槽绝缘体STI区210有效提供“飞越”区，该浅沟槽绝缘体区位于下方但通过至少一个层间介电材料层这里层间介电材料层262与该“飞越”区隔开。应当理解，通过平坦化步骤例如化学及或机械抛光可平坦化该结构，以在上侧提供平坦表面。图11A及图11B显示在图10A及图10B中所示的结构的表面上沉积第一金属化层级M1的介电材料276例如含硅材料如SiCOH以后的该流程。另外，在材料276中，形成导电带线，例如铜带线。该导电带线通过与第一金属化层级M1的导线连接的铜过孔V0与栅极、源极及漏极接触过孔274电性连接。铜过孔V0设于彼此隔开的特定预定义位置并与接触过孔274位于接触增强层级上。这相对M1以自对准方式实施。另外，在SiOCH材料276中可图案化V0及或M1。该V0过孔可与被表示为274的接触CA1、CA2及CB连接。与位于该剖视图的区域B-B中的该源极接触过孔连接的该V0过孔还可连接“飞越”区274J。该M1线与该V0过孔连接。由此，“飞越”区274J提供足够大的接触区以与功率轨线接触，这可通过该V0、M1组合提供。图12额外地或替代地显示“飞越”区274J也可在两个抬升式源漏区之间形成局部互连274C。因此，局部互连274C也可被视为两个相邻源漏区之间的跨接线。此外，如图12中所示，该跨接线也可经由V0及M1与功率轨线接触，与图11A及图11B中的接触类似。因此，横向延伸于STI区或“飞越”区及或充当跨接线的局部互连上方的该接触过孔提供解决方案以针对22纳米或14纳米或以下节点提供特定设计配置及安全芯片区域，从而无需在靠近源漏区的可能凹坑附近设置任意高场接触。也就是说，设计工程师在减小接触层级以及第一金属化层M1的总体尺寸方面具有显著增加的灵活性，因为尽管在主动区内必须严格接触漏源区，但通过过孔V0与该第一金属化层的连接可被实施于该沟槽隔离区上方。因此，由沟槽隔离区中的材料损失引起显著表面形貌，例如依据剖面C-C的图1B中所示，显然，延伸于隔离区210上方的栅极电极被隔离区210的凹入区横向包围，其中，相应材料损失可能促进向下延伸至大约对应埋置绝缘层244的中部的高度水平的凹槽或凹坑。在现有的复杂布局中，由于严重的接触失效，设计工程师无法将位于隔离区210上方邻近漏源区的区域用于布线该第一金属化层的任意金属线，因此，本文中所揭示的概念提供可靠地接触漏源区的可能性，同时提供额外空间来布线该第一金属化层的金属线，例如图11A中所示，因为与相应金属线的实际连接发生于该隔离区上方。一般来说，由于该两层级接触结构，除了在开发具有增加的稳健性的半导体布局方面向设计工程师提供额外的设计灵活性以及或者向制程工程师提供优越的制程裕度由于在未对准以及定位及形成连接该第一金属化层的相应过孔方面显著增加的容差以外，在通过本文中所揭示的原理进一步减小关键尺寸并因此增加封装密度方面可向设计工程师提供额外的设计灵活性。例如，当减小密集封装装置区例如从104纳米至例如针对下一代复杂半导体装置的96纳米的基本逻辑元件例如NAND门或反相器的单元区域中的栅极电极结构之间的距离时，可能有必要减小用于向相应电路元件提供功率的相应金属线的横向尺寸也就是，其宽度，以符合严格的设计标准。另外，在此方面，该两层级接触结构可促进优越的设计灵活性，如后面详细所述。此外，要注意的是，在迄今为止所述的实施例中，已说明特定的方法，其中，例如当试图减小与制程相关的不一致性时，尤其当蚀刻穿过多种介电材料至不同的高度水平时，可在不同的图案化制程序列中针对漏源区及栅极电极结构形成接触开口或过孔。为此，如先前所述，可首先形成漏源区的接触开口或者可首先形成与栅极电极结构连接的接触开口，接着执行相应图案化序列以形成另一类型的接触开口。在其它方法中未显示，可在共同制程序列中形成多种不同类型的接触开口，例如漏源区的接触开口以及栅极电极结构的接触开口，从而促进优越的制程效率，因为可略去数个掩膜及光刻步骤。为此，可施加制程策略，其中，例如，可在蚀刻穿过层间介电材料的剩余层堆叠后保留蚀刻停止层260见图4B，从而在最终蚀刻穿过蚀刻停止层260以暴露相应金属硅化物区253以后确保高度一致的制程条件。例如，当形成针对该横向接触延伸区的沟槽时，可包括最终步骤，其中，可在相应接触开口中移除蚀刻停止层260，可能还结合蚀刻穿过蚀刻停止层264见图9B，这可导致增加相应沟槽的深度，从而进一步促进所得横向接触延伸区的优越电导率。在其它示例实施例中未显示，可首先形成该横向接触延伸区的相应沟槽，接着执行相应图案化序列以蚀刻穿过该介电材料的该接触开口，同时可靠地覆盖该沟槽部分，从而也促进高效的总体制程序列。请参照图13至图18，现在详细说明另外的示例实施例，其中，两层级接触结构可提供优越的设计灵活性，尤其在进一步减小总体尺寸方面，且在一些示例实施例中，在减小功率轨脊及功率轨线的尺寸方面。图13示意显示半导体装置100的顶视图，该半导体装置可基于如上面在图1A至图12的上下文中所述的关键尺寸设计并形成，也就是，半导体装置100可包括基于30纳米及显著更小的栅极长度形成的晶体管元件190，其中，这些晶体管元件的其中至少部分可被形成为全空乏SOI装置，其中，基本半导体材料可具有15纳米及显著更小的厚度。如图所示，半导体装置100可包括主动区112，该主动区可基本对应如上所述的半导体材料，其具有合适的厚度及配置以在其中及其上形成相应全空乏晶体管元件。例如，任意此类晶体管元件例如晶体管元件190可具有平面架构，例如参照图1A至12详细所述。也就是说，晶体管元件190可包括漏源区未显示，该漏源区可具有抬升式架构，如前所述；且还可包括栅极电极结构180，该栅极电极结构可具有任意合适的配置，例如如上所述。如图所示，栅极电极结构180可以具有特定距离或间距181的基本平行的方式设置，该间距是基于对应特定技术及装置配置的特定设计值。例如，在高度复杂装置中，在包括基本逻辑门例如反相器、NAND门等的特定装置单元中，或甚至在具有高封装密度的装置区例如存储器区域中，间距181可具有104纳米的值，而在其它示例实施例中，间距181可小于100纳米，例如96纳米及更小。应当了解，这些值为设计值或目标值，其可因制程相关的不一致性等在实际装置中变化。基本上，通过相应金属化层中任意合适的线路可向晶体管元件190提供功率及地，也例如上面参照图11A所述，其中，相应晶体管元件的源漏区可通过过孔V0与第一金属化层的金属线连接，从而使用该横向接触延伸区提供通过相应接触元件的下部直接着陆于源区及或漏区上的可能性，同时在该隔离区上方提供与该第一金属化层的该金属线的接触，如上所述。在许多情况下，功率布线可基于设于该第一金属化层中的所谓功率轨实施，该功率轨的尺寸及位置可能必须适于总体设计标准，以避免因与制程相关及技术决定的约束而导致短路。例如，包括多个晶体管元件的相应逻辑单元可由邻近相应主动区例如区112设置的功率轨供应，其中，至下方装置层级的电性连接可基于相应过孔例如如前所述的V0实施，以与导线也被称为功率轨脊连接，自该导线的适当连接可被布线至相应晶体管元件或装置单元中。例如，在图13中，可设置功率轨170也就是说，该第一金属化层的金属线，以向相邻主动区112以及在其中形成的晶体管元件190供应功率。功率轨170可基本上设于隔离区110例如如上所述的沟槽隔离区上方，且可具有适于如前所述的总体设计标准的长度及宽度。例如，在复杂应用中，功率轨170针对间距181的104纳米的值可具有64纳米的宽度170W，其中，还应当了解，此值可代表设计值，该设计值可因与制程相关的容差而在实际半导体装置中变化。在一些示例实施例中，如后面所述，由于两层级接触结构的设置，宽度170W可被选择为小于60纳米，例如40纳米。而且，功率轨脊175可设于功率轨170下方并可形成于隔离区110上。通常，功率轨脊175所具有的尺寸适应功率轨170的横向尺寸并且也适应其中所使用的导电材料的电阻率。在本文中所揭示的示例实施例中，功率轨脊175的宽度175W可小于宽度170W；在一些示例实施例中，当例如宽度170W的设计值被选择为40纳米时，功率轨脊175的宽度175W可为40纳米及更小，例如30纳米。功率轨170与功率轨脊175之间的电性连接可通过过孔172例如如前所述的V0实施。图14示意显示半导体装置100的顶视图，其中，仅结合隔离区110及主动区112的部分显示功率轨170、功率轨脊175、过孔172以及相应横向接触延伸区174J。横向接触延伸区174J可代表与功率轨脊175及其它接触元件未显示相比在不同高度水平的接触元件，从而在形成于该隔离区上方的功率轨脊175与主动区112之间建立电性连接，而不受如前所述的隔离区110中的材料损失所引起的明显表面形貌影响。在一些示例实施例中，通过选择如上所述的宽度170W的设计值，通过选择在上述范围内的功率轨脊175的宽度175W并通过将过孔172设为相对功率轨170设于中央的过孔，如图14中所示的配置可适于装置微缩。而且，过孔172可能无需在每个横向接触延伸区174J都设置，而是可任意设置，甚至以不规则间距设置，从而提供优越的设计灵活性。应当了解，可基于如上参照图1A至图12所述的制程技术形成半导体装置100，以建立两层级接触结构，其中，尤其，可将功率轨脊175形成为下层级的“接触元件”，也就是，与连接漏区或源区并容置横向延伸区例如横向接触延伸区174J的接触元件等同。在其它示例实施例中，如参照图15至图18详细所述，将说明一种制程策略，其中，可施加独立的制程序列以形成第一或下层级接触元件，接着执行另一个制程序列以形成上层级接触元件，例如横向接触延伸区174J。图15示意显示半导体装置100的剖视图，其中，该剖视是沿图13中的D-D标示的线所作。如图所示，晶体管元件190出于清楚目的显示其部分可形成于主动区或半导体层112中及上方，包括漏区157，该漏区例如以抬升式漏源区的形式设置，也如上所述。而且，漏区157可包括高导电金属半导体化合物，例如硅化镍材料、镍铂硅化物等，由153标示。而且，如上所述，晶体管元件190的至少其中一些可以全空乏SOI装置的形式设置，从而埋置绝缘层114可位于主动区或半导体层112下方。因此，呈基本上全空乏配置的半导体层112及形成于其中的任意沟道区未显示可通过埋置绝缘层144与衬底108隔离。而且，具有例如蚀刻停止层例如氮化硅层等形式的介电材料160，以及介电材料162例如二氧化硅等，可形成于晶体管190及隔离区110上方。应当注意，由于如上所述的在先前制程中所引起的材料损失其传统上可能导致极受限制的设计规则且可能引起严重的接触失效，也如上所述，显著形貌可能存在于主动区112与隔离区110之间。功率轨脊175可形成于隔离区110上方，以横向嵌入介电材料160、162中。类似地，接触元件的第一部分174A可形成于漏区157上方并可经设置以基本避免与隔离区110的任意叠盖，也如上所述，从而遵守相应设计规则。接触部分174A及功率轨脊175可在共同制程序列中形成，如后面所述，且可因此包括相同材料，以提供所需的高电导率。例如，可使用钨结合钛氮化钛作为阻挡黏附材料未显示，而在其它情况下，可使用任意其它合适的高导电含金属材料。如图15中所示的半导体装置100可基于下面的制程形成。可依据成熟的制程技术形成隔离区110及半导体层112，从而横向划定设计标准所要求的主动区见图13。接着，例如通过沉积栅极电极结构的材料，形成掩膜层，通过复杂的光刻及蚀刻技术对其图案化，接着执行外延生长技术以形成抬升式漏源区157，可基于成熟的制程技术形成晶体管元件190。随后，依据总体制程策略，例如在共同制程序列或在独立的制程序列中当认为不同的特性有利于该漏源区及该栅极电极结构时，在该漏源区中以及在该相应栅极电极结构中可形成金属半导体化合物，例如材料153。随后，通过成熟的沉积技术并接着执行平坦化制程可形成介电材料160及162，也如上所述。基于基本上平坦化的表面形貌，可施加合适的光刻技术，也如上所述，可能包括沉积掩膜材料等，接着执行光刻制程以及后续的蚀刻制程，从而在材料162中形成开口。应当了解，尽管在漏源区157与隔离区110的表面之间可能存在较显著或不太显著的高度差，但由于存在蚀刻停止层160，因此相应图案化制程仍可为高度可控，从而由于层160的高蚀刻选择性，用于形成功率轨脊175的沟槽的该蚀刻制程可在基本上不影响漏区157的材料153的情况下持续进行。随后，通过专门设计的蚀刻制程可开放蚀刻停止层160，其中，隔离区110及金属半导体化合物153的材料可充当蚀刻停止材料。随后，基于成熟的技术可沉积任意阻挡及或黏附层，例如钛氮化钛，并接着，依据成熟的制程策略可沉积高导电材料，例如钨。随后，通过平坦化制程可移除任意多余材料，也如上所述。图16示意显示处于下一制造阶段中的半导体装置100的剖视图。如图所示，在介电材料162上以及在接触部分174A及功率轨脊175上可形成蚀刻停止层164，例如氮化硅材料、氮氧化硅材料等。为此，可施加任意成熟的沉积技术。而且，在蚀刻停止层164上可形成另外的介电材料166，例如二氧化硅等，或者甚至具有减小的介电常数的材料，可能结合平坦化制程，不过由于先前在形成功率轨脊175及接触部分174A时的平坦化的表面形貌，可遇到基本上优越的制程一致性。接着，可设置并可图案化材料堆叠以形成蚀刻掩膜102，该蚀刻掩膜定义接触元件的另外部分例如横向接触延伸区的横向位置、尺寸及形状。为此，可例如以与先前在图1A至图12的上下文中所述类似的方式施加任意成熟的制程策略。随后，可施加蚀刻制程，以蚀刻穿过介电材料166，同时使用蚀刻停止层164作为蚀刻停止，随后可通过独立的蚀刻步骤开放该蚀刻停止层，从而避免功率轨脊175及接触部分174A的下方导电材料的不当暴露。在移除蚀刻掩膜102以后，可施加用于填充合适导电材料的另一个制程序列。例如，可沉积任意黏附阻挡层，接着沉积高导电材料，例如钨等。随后，通过平坦化可移除任意多余材料，也如上所述。图17示意显示在完成上述制程序列以后的半导体装置100。也就是说，半导体装置100可包括针对在装置区其中可能不需要横向接触延伸区中先前所形成的接触部分例如部分174A的第二或上接触部分未显示。在所示例子中，可形成横向接触延伸区174J，以与功率轨脊175并且还与接触部分174A连接。应当了解，按照总体设计及布局标准要求，横向接触延伸区174J还可延伸至主动区112中或沿任意其它横向方向延伸。应当注意，若与总体设计标准兼容，则横向接触延伸区174J也可跨越功率轨脊175的整个表面，以在功率轨脊175与区域174J之间提供增加的接触面积。图18示意显示处于下一制造阶段中的半导体装置100。如图所示，第一金属化层包括：金属线M1，该金属线还包括功率轨线170；以及相应过孔，例如V0，该过孔包括连接功率轨线170与功率轨脊175的过孔172。该金属线及过孔可嵌入任意合适的介电材料176中，例如含氢碳二氧化硅SiCOH，基于成熟的前驱体材料例如TEOS的二氧化硅材料，甚至例如呈多孔材料形式的低k介电材料等。该第一金属化层的该金属线及过孔以及介电材料176可基于成熟的制程策略形成，例如如上面参照图1A至图12所述，其中，在一些示例实施例中，可应用布局概念及设计规则以形成具有如上所述的宽度的功率轨线170，例如具有对应40纳米及更小的设计值的宽度，其中，与下方功率轨脊175连接的过孔172相对功率轨线170可位于中央，从而也提供增强的设计灵活性。如上面简略所述，应当了解，在一些示例实施例中，如认为合适，横向接触延伸区174J可经横向延伸以基本上完全跨越功率轨脊175的宽度175W。而且，在一些实施例中，过孔172可能不一定位于横向接触延伸区174J上，而是可横向偏移也就是，沿垂直于图18的绘制平面的方向。因此，包括下层级也就是，接触部分174A及功率轨脊175以及上层级例如横向接触延伸区174J的该两层级接触结构可提供优越的设计灵活性，从而能够显著减小相关特征，同时仍避免在该接触方案的下层级中横跨主动区与隔离区之间的界面。由于本发明可以本领域的技术人员借助本文中的教导而明白的不同但等同的方式修改并实施，因此上面所揭示的特定实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并非意图限于本文中所示的架构或设计的细节，而是如上面的权利要求所述。因此，显然，可对上面所揭示的特定实施例进行修改或变更，且所有此类变更落入本发明的范围及精神内。要注意的是，用于说明本说明书以及所附权利要求中的各种制程或结构的例如“第一”、“第二”、“第三”或者“第四”等术语的使用仅被用作此类步骤结构的快捷参考，并不一定意味着按排列顺序执行形成此类步骤结构。当然，依据准确的权利要求语言，可能要求或者不要求此类制程的排列顺序。因此，本发明请求保护的范围如上面的权利要求所述。

权利要求：1.一种方法，包括：形成由浅沟槽绝缘体区隔开的多个晶体管装置，各该多个晶体管装置包括衬底，位于该衬底上的埋置绝缘体层，位于该埋置绝缘体层上的半导体层，位于该半导体层上方的高k金属栅极堆叠以及位于该高k金属栅极堆叠上方的栅极电极，位于该半导体层上的抬升式源漏区，以及位于该抬升式源漏区及该栅极电极上方的硅化物接触层；在该硅化物接触层上形成层间介电堆叠并平坦化该层间介电堆叠；穿过该层间介电堆叠图案化多个接触开口，该多个接触开口向该抬升式源漏区延伸；以及对于该多个接触开口的至少其中一些，图案化该接触开口的该至少其中一些的横向接触延伸区，其中，该横向接触延伸区延伸于邻近相应抬升式源漏区的该浅沟槽绝缘体区的至少其中部分上方。2.如权利要求1所述的方法，其中，穿过该层间介电堆叠图案化该多个接触开口包括穿过该层间介电堆叠图案化过孔，以及其中，图案化该横向接触延伸区包括在该层间介电堆叠中图案化沟槽。3.如权利要求2所述的方法，其中，在穿过该层间介电堆叠图案化该过孔以后执行在该层间介电堆叠中图案化该沟槽。4.如权利要求2所述的方法，还包括用导电材料填充该过孔及该沟槽，其中，该导电材料包括钨W或钴Co的其中之一。5.如权利要求1所述的方法，还包括在该层间介电堆叠上方形成介电材料层并在该介电材料层中图案化铜带线。6.如权利要求5所述的方法，其中，该介电材料层包括非晶硅、SiCOH、四乙基正硅酸盐及超低k材料的至少其中之一。7.如权利要求5所述的方法，还包括使该铜带线的其中一条或多条与该层间介电堆叠的横向延伸接触区接触。8.如权利要求5所述的方法，还包括将该铜带线与至少一条功率轨连接。9.如权利要求1所述的方法，还包括，针对至少一对横向延伸接触区，在该横向延伸接触区之间形成局部互连。10.如权利要求2所述的方法，还包括在该过孔及或该沟槽中沉积氧化物衬里。11.如权利要求2所述的方法，其中，图案化该过孔及该沟槽包括执行两个或更多光刻及后续蚀刻步骤。12.如权利要求11所述的方法，其中，顺序图案化过孔及沟槽组。13.如权利要求11所述的方法，其中，在执行该两个或更多光刻及蚀刻步骤之间，用有机介电层材料填充该过孔及或该沟槽。14.如权利要求1所述的方法，其中，形成该层间介电堆叠包括形成至少两个氧化物层以及位于该两个氧化物层之间的至少一个停止层，其中，该停止层包括氮氧化硅或氮化硅。15.一种集成电路产品，包括：由浅沟槽绝缘体区隔开的多个晶体管装置，各该多个晶体管装置包括半导体衬底，位于该半导体衬底上的埋置绝缘体层，位于该埋置绝缘体层上的半导体层，位于该半导体层上方的高k金属栅极堆叠以及位于该高k金属栅极堆叠上方的栅极电极，位于该半导体层上的抬升式源漏区，以及位于该抬升式源漏区及该栅极电极上方的硅化物接触层；层间介电堆叠，位于该硅化物接触层上；以及多个导电接触，位于穿过该层间介电堆叠图案化的多个接触开口中并接触该抬升式源漏区，其中，该导电接触的至少其中一些包括延伸于邻近相应抬升式源漏区的浅沟槽绝缘体区上方的横向延伸接触区。16.如权利要求15所述的集成电路产品，其中，该层间介电堆叠包括位于两个介电层之间的蚀刻停止层。17.一种方法，包括：在共同制程序列中形成位于邻近半导体装置的主动区的沟槽隔离区上方的功率轨脊以及与晶体管装置的漏区及源区的其中之一连接的接触的至少其中部分；以及形成延伸于该沟槽隔离区的部分上方的横向接触延伸区，以将该接触与该功率轨脊连接。18.如权利要求17所述的方法，其中，该功率轨脊基于35纳米或更小的设计宽度形成。19.如权利要求17所述的方法，还包括通过使用50纳米或更小的设计宽度在该功率轨脊上方形成金属功率线。20.如权利要求17所述的方法，其中，在第一制程序列中形成该接触的该至少其中部分及该功率轨脊并在独立于该第一制程序列的第二制程序列中形成该横向接触延伸区。

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