申请/专利权人：三星电子株式会社

申请日：2018-05-15

公开（公告）日：2023-12-26

公开（公告）号：CN109390318B

主分类号：H01L23/528

分类号：H01L23/528

优先权：["20170811 KR 10-2017-0102492"]

专利状态码：有效-授权

法律状态：2023.12.26#授权;2020.07.03#实质审查的生效;2019.02.26#公开

摘要：一种半导体器件包括穿过衬底上的绝缘层的多个主接触插塞和多个虚设接触插塞。多个上部互连在绝缘层上。所述多个虚设接触插塞包括第一虚设接触插塞。所述多个上部互连包括重叠第一虚设接触插塞的第一上部互连。第一虚设接触插塞的垂直中心轴位于第一上部互连外部。

主权项：1.一种半导体器件，包括：在衬底上的绝缘层；穿过所述绝缘层的多个主接触插塞和多个虚设接触插塞；在所述绝缘层上的多个上部互连；以及在所述绝缘层上的多个下部互连，其中，所述多个虚设接触插塞包括第一虚设接触插塞和第二虚设接触插塞，所述多个上部互连包括重叠在所述第一虚设接触插塞之上的第一上部互连，所述多个下部互连包括重叠在所述第一虚设接触插塞之下的第一下部互连和重叠在所述第二虚设接触插塞之下的第二下部互连，所述第一虚设接触插塞的垂直中心轴位于所述第一上部互连和所述第一下部互连外部，所述第二虚设接触插塞穿透所述第二下部互连的侧壁的一部分，所述第一上部互连和所述第一下部互连与所述第一虚设接触插塞直接接触。

全文数据：包括虚设接触的半导体器件技术领域发明构思涉及包括虚设接触插塞的半导体器件。背景技术例如由于半导体器件的高集成度，形成接触插塞和互连的工艺变得越来越困难。已经尝试了单个镶嵌工艺来形成接触插塞。由于接触插塞的布置，单个镶嵌工艺会产生诸如凹陷dishing的各种各样的缺陷。期望新技术来优化或改善接触插塞的布置。发明内容发明构思旨在提供有利于减少互连工艺中的缺陷并实现高集成的半导体器件。发明构思旨在提供形成有利于减少互连工艺中的缺陷并实现高集成的半导体器件的方法。根据发明构思的示例实施方式的一种半导体器件包括穿过衬底上的绝缘层的多个主接触插塞和多个虚设接触插塞。多个上部互连在绝缘层上。所述多个虚设接触插塞包括第一虚设接触插塞。所述多个上部互连包括重叠第一虚设接触插塞的第一上部互连。第一虚设接触插塞的垂直中心轴位于第一上部互连外部。根据发明构思的示例实施方式的一种半导体器件包括衬底上的第一绝缘层。多个下部互连在第一绝缘层内部。蚀刻停止层形成在第一绝缘层和所述多个下部互连上。第二绝缘层在蚀刻停止层上。穿过第二绝缘层和蚀刻停止层的多个主接触插塞和多个虚设接触插塞被形成。多个上部互连在第二绝缘层上。所述多个虚设接触插塞包括第一虚设接触插塞。所述多个上部互连包括重叠第一虚设接触插塞的第一上部互连。第一虚设接触插塞的垂直中心轴位于第一上部互连外部。根据发明构思的示例实施方式的一种半导体器件包括衬底上的第一绝缘层。多个下部互连在第一绝缘层内部。蚀刻停止层在第一绝缘层和所述多个下部互连上。第二绝缘层在蚀刻停止层上。多个主接触插塞和多个虚设接触插塞穿过第二绝缘层和蚀刻停止层。多个上部互连在第二绝缘层上。蚀刻停止层包括在第一绝缘层和所述多个下部互连图案上的第一蚀刻停止层、在第一蚀刻停止层上的第二蚀刻停止层、以及在第二蚀刻停止层上的第三蚀刻停止层。第三蚀刻停止层包括相对于第二绝缘层具有蚀刻选择性的材料。第二蚀刻停止层包括相对于第三蚀刻停止层具有蚀刻选择性的材料。第一蚀刻停止层包括相对于第二蚀刻停止层和所述多个下部互连具有蚀刻选择性的材料。附图说明通过参照附图详细描述发明构思的示例实施方式，发明构思的以上及另外的目的、特征和优点对本领域普通技术人员将变得更加明显，附图中：图1是用于描述根据发明构思的示例实施方式的包括虚设接触插塞的半导体器件的剖视图；图2至10是示出图1的一部分的局部放大图；图11是用于描述根据发明构思的示例实施方式的包括虚设接触插塞的半导体器件的剖视图；图12和13是示出图11的一部分的局部放大图；图14是用于描述根据发明构思的示例实施方式的包括虚设接触插塞的半导体器件的剖视图；图15是用于描述根据发明构思的示例实施方式的包括虚设接触插塞的半导体器件的布局图；图16至20以及图17至30是用于描述根据发明构思的示例实施方式的形成半导体器件的方法的剖视图；图21至26是示出图20的一部分的局部放大图；图31至36、39和40是用于描述根据发明构思的示例实施方式的形成半导体器件的方法的剖视图；以及图37和38是示出图36的一部分的局部放大图。具体实施方式由于例如接触孔插塞的密度、间隙和或形状，使用单镶嵌工艺形成接触插塞的工艺可能在化学机械抛光CMP工艺期间导致各种各样的缺陷。为了在整个衬底上实现更均匀的接触插塞的密度和间隙，虚设接触插塞可以围绕主接触插塞。主接触插塞和虚设接触插塞的布置可以直接受上部互连和下部互连影响。主接触插塞可以用于在上部互连与下部互连之间交换信号。上部互连和接触插塞的宽的接触区对信号传输会是有利的。扩大接触孔的上部区域以减小接触插塞与上部互连之间的接触电阻会是有利的。能够最小化或减小泄漏电流的结构对接触插塞和下部互连的接触区域会是有利的。会需要或期望在扩大接触孔的上部区域的工艺期间保护接触孔的下部结构免受损坏的技术。将虚设接触插塞和主接触插塞同时形成为具有相同的形状会是有利的。图1是用于描述根据发明构思的示例实施方式的包括虚设接触插塞的半导体器件的剖视图，图2至10是示出图1的一部分的局部放大图。参照图1，根据发明构思的实施方式的半导体器件可以包括衬底21、下部绝缘层24、多个有源无源器件25、第一绝缘夹层33、下部插塞35、第二绝缘夹层43、下部蚀刻停止层55、第三绝缘夹层57、上部蚀刻停止层65、第四绝缘夹层67、下部盖图案76、上部盖图案96、下部互连111、112、121、122、123、124和125、接触孔211H、212H、221H、222H、223H、224H、225H、226H、227H和228H、接触插塞211、212、221、222、223、224、225、226、227和228、以及上部互连311、321、322、323、324和325。下部蚀刻停止层55可以包括第一蚀刻停止层51、第二蚀刻停止层52和第三蚀刻停止层53。在一个示例实施方式中，接触孔211H、212H、221H、222H、223H、224H、225H、226H、227H和228H的每个可以对应于通路孔。接触插塞211、212、221、222、223、224、225、226、227和228的每个可以对应于通路插塞。下部互连111、112、121、122、123、124和125可以包括第一下部主互连111、第二下部主互连112、第一下部虚设互连121、第二下部虚设互连122、第三下部虚设互连123、第四下部虚设互连124和第五下部虚设互连125。接触孔211H、212H、221H、222H、223H、224H、225H、226H、227H和228H可以包括第一主接触孔211H、第二主接触孔212H、第一虚设接触孔221H、第二虚设接触孔222H、第三虚设接触孔223H、第四虚设接触孔224H、第五虚设接触孔225H、第六虚设接触孔226H、第七虚设接触孔227H和第八虚设接触孔228H。接触插塞211、212、221、222、223、224、225、226、227和228可以包括第一主接触插塞211、第二主接触插塞212、第一虚设接触插塞221、第二虚设接触插塞222、第三虚设接触插塞223、第四虚设接触插塞224、第五虚设接触插塞225、第六虚设接触插塞226、第七虚设接触插塞227和第八虚设接触插塞228。上部互连311、321、322、323、324和325可以包括上部主互连311、第一上部虚设互连321、第二上部虚设互连322、第三上部虚设互连323、第四上部虚设互连324和第五上部虚设互连325。界面87可以形成在第一主接触插塞211与上部主互连311之间、在第一虚设接触插塞221与第一上部虚设互连321之间、在第三虚设接触插塞223与第二上部虚设互连322之间、在第五虚设接触插塞225与第三上部虚设互连323之间、在第六虚设接触插塞226与第四上部虚设互连324之间、以及在第七虚设接触插塞227与第五上部虚设互连325之间。参照图2，第一下部虚设互连121可以包括第一下部阻挡层71、第二下部阻挡层72、下部籽晶层73和下部导电层74。第一下部阻挡层71可以围绕第二下部阻挡层72、下部籽晶层73和下部导电层74的侧表面和底部。下部盖图案76可以形成在第一下部虚设互连121上。第一虚设接触插塞221可以包括第一接触阻挡层81、第二接触阻挡层82、接触籽晶层83和接触导电层84。第一接触阻挡层81可以围绕第二接触阻挡层82、接触籽晶层83和接触导电层84的侧表面和底部。下部盖图案76可以在第一下部虚设互连121与第一虚设接触插塞221之间。第一接触阻挡层81可以与下部盖图案76接触，例如直接接触。第一上部虚设互连321可以包括第一上部阻挡层91、第二上部阻挡层92、上部籽晶层93和上部导电层94。第一上部阻挡层91可以围绕第二上部阻挡层92、上部籽晶层93和上部导电层94的侧表面和底部。界面87可以形成在第一虚设接触插塞221与第一上部虚设互连321之间。第一上部阻挡层91可以与第一虚设接触插塞221的上表面接触，例如直接接触。上部盖图案96可以形成在第一上部虚设互连321上。再次参照图1和2，下部互连111、112、121、122、123、124和125的每个可以包括第一下部阻挡层71、第二下部阻挡层72、下部籽晶层73和下部导电层74。接触插塞211、212、221、222、223、224、225、226、227和228的每个可以包括第一接触阻挡层81、第二接触阻挡层82、接触籽晶层83和接触导电层84。上部互连311、321、322、323、324和325的每个可以包括第一上部阻挡层91、第二上部阻挡层92、上部籽晶层93和上部导电层94。第一主接触插塞211可以重叠第一下部主互连111和上部主互连311。第二主接触插塞212可以重叠第二下部主互连112。第一虚设接触插塞221可以重叠第一下部虚设互连121和第一上部虚设互连321。垂直中心轴可以是垂直于衬底21的表面的轴。因此，第一虚设接触插塞221的垂直中心轴可以重叠第一下部虚设互连121和第一上部虚设互连321。第二虚设接触插塞222可以重叠第二下部虚设互连122。在一个示例实施方式中，第二下部虚设互连122可以对应于下部主互连。第三虚设接触插塞223可以重叠第二上部虚设互连322。在一个示例实施方式中，第二上部虚设互连322可以对应于上部主互连。第四虚设接触插塞224可以部分地重叠第三下部虚设互连123。第四虚设接触插塞224的垂直中心轴可以位于第三下部虚设互连123外部。第四虚设接触插塞224和第三下部虚设互连123的重叠面积可以小于第四虚设接触插塞224的下表面的面积的0.5倍。在一个示例实施方式中，第三下部虚设互连123可以对应于下部主互连。第五虚设接触插塞225可以部分地重叠第四下部虚设互连124和第三上部虚设互连323。第五虚设接触插塞225的垂直中心轴可以位于第四下部虚设互连124外部。第五虚设接触插塞225和第四下部虚设互连124的重叠面积可以小于第五虚设接触插塞225的下表面的面积的0.5倍。第五虚设接触插塞225的垂直中心轴可以位于第三上部虚设互连323外部。第五虚设接触插塞225和第三上部虚设互连323的重叠面积可以小于第五虚设接触插塞225的上表面的面积的0.5倍。第六虚设接触插塞226可以部分地重叠第四上部虚设互连324。第六虚设接触插塞226的垂直中心轴可以位于第四上部虚设互连324外部。第六虚设接触插塞226和第四上部虚设互连324的重叠面积可以小于第六虚设接触插塞226的上表面的面积的0.5倍。在一个示例实施方式中，第四上部虚设互连324可以对应于上部主互连。第七虚设接触插塞227可以部分地重叠第五上部虚设互连325。第七虚设接触插塞227的垂直中心轴可以位于第五上部虚设互连325外部。第七虚设接触插塞227和第五上部虚设互连325的重叠面积可以小于第七虚设接触插塞227的上表面的面积的0.5倍。在一个示例实施方式中，第五上部虚设互连325可以对应于上部主互连。第八虚设接触插塞228可以被解释为不与下部互连111、112、121、122、123、124和125以及上部互连311、321、322、323、324和325重叠。第四虚设接触插塞224、第五虚设接触插塞225、第六虚设接触插塞226、第七虚设接触插塞227和第八虚设接触插塞228可以被解释为离轴虚设接触插塞。在衬底21上的相邻区域中，接触插塞211、212、221、222、223、224、225、226、227和228的密度、间隙和形状可以相同或实质上相同。接触插塞211、212、221、222、223、224、225、226、227和228以及第三绝缘夹层57的上表面可以共平面或实质上共平面。界面87的上表面和第三绝缘夹层57的上表面可以共平面或实质上共平面。下部盖图案76可以在第一下部主互连111、第二下部主互连112、第一下部虚设互连121、第二下部虚设互连122、第三下部虚设互连123、第四下部虚设互连124、第一主接触插塞211、第二主接触插塞212、第一虚设接触插塞221、第二虚设接触插塞222、第四虚设接触插塞224和第五虚设接触插塞225之间。参照图3，第一虚设接触插塞221的上表面可以例如朝向衬底的表面向下凹入。第一虚设接触插塞221的上表面可以形成在比第三绝缘夹层57的上端更低的水平面处。第一上部虚设互连321可以与第一虚设接触插塞221的上表面接触。第一上部虚设互连321的下端可以形成在比第三绝缘夹层57的上端更低的水平处。第一上部阻挡层91可以与例如第一虚设接触插塞221的上表面接触，例如直接接触。第一虚设接触插塞221与第一上部虚设互连321之间的界面87可以形成在比第三绝缘夹层57的上端更低的水平处。接触插塞211、212、221、222、223、224、225、226、227和228以及上部互连311、321、322、323、324和325可以具有与第一虚设接触插塞221和第一上部虚设互连321相似的形状。参照图4，第五虚设接触插塞225的垂直中心轴可以位于第四下部虚设互连124外部，并且第五虚设接触插塞225的垂直中心轴可以位于第三上部虚设互连323外部。第五虚设接触插塞225的上表面可以例如朝向衬底的表面向下凹入。第五虚设接触插塞225的上表面可以形成在比第三绝缘夹层57的上端更低的水平处。第一上部阻挡层91可以与第五虚设接触插塞225的上表面接触，例如直接接触。第五虚设接触插塞225与第三上部互连323之间的界面87可以形成在比第三绝缘夹层57的上端更低的水平处。参照图5，通路盖图案86可以形成在第一虚设接触插塞221上。通路盖图案86可以在第一虚设接触插塞221与第一上部虚设互连321之间。第一上部阻挡层91可以与通路盖图案86接触，例如直接接触。参照图6，在一个示例实施方式中，下部蚀刻停止层55可以在横向方向上突出并在第一虚设接触孔221H的下部区域中具有台阶形状。例如，第一虚设接触插塞221在第三蚀刻停止层53所穿过的区域中的横向宽度可以小于第一虚设接触插塞221在第三绝缘夹层57所穿过的区域中的横向宽度。第一虚设接触插塞221在第二蚀刻停止层52所穿过的区域中的横向宽度可以小于第一虚设接触插塞221在第三蚀刻停止层53所穿过的区域中的横向宽度。第一虚设接触插塞221在第一蚀刻停止层51所穿过的区域中的横向宽度可以小于第一虚设接触插塞221在第二蚀刻停止层52所穿过的区域中的横向宽度。第三蚀刻停止层53的上表面可以朝向第一虚设接触孔221H的内部而非朝向第三绝缘夹层57的侧表面横向地突出。第一蚀刻停止层51、第二蚀刻停止层52和第三蚀刻停止层53可以在第一虚设接触孔221H中具有台阶形状。参照图7，在第一虚设接触孔221H的下部区域中，下部蚀刻停止层55可以在横向方向上突出。第一虚设接触插塞221在下部蚀刻停止层55所穿过的区域中的横向宽度可以小于第一虚设接触插塞221在第三绝缘夹层57所穿过的区域中的横向宽度。第三蚀刻停止层53的上表面可以朝向第一虚设接触孔221H的内部而非朝向第三绝缘夹层57的侧表面横向地突出。参照图8，第三蚀刻停止层53的上表面可以朝向第一虚设接触孔221H的内部而非朝向第三绝缘夹层57的侧表面横向地突出。第二蚀刻停止层52的上表面可以朝向第一虚设接触孔221H的内部而非朝向第三蚀刻停止层53的侧表面横向地突出。参照图9，第一蚀刻停止层51的上表面可以朝向第一虚设接触孔221H的内部而非朝向第二蚀刻停止层52的侧表面横向地突出。参照图10，第一虚设接触插塞221在第二蚀刻停止层52所穿过的区域中的横向宽度可以大于第一虚设接触插塞221在第三蚀刻停止层53所穿过的区域中的横向宽度。第一虚设接触插塞221在第一蚀刻停止层51所穿过的区域中的横向宽度可以小于第一虚设接触插塞221在第二蚀刻停止层52所穿过的区域中的横向宽度。图11是用于描述根据发明构思的示例实施方式的包括虚设接触插塞的半导体器件的剖视图，图12和13是示出图11的一部分的局部放大图。参照图11，根据发明构思的实施方式的半导体器件可以包括衬底21、下部绝缘层24、多个有源无源器件25、第一绝缘夹层33、下部插塞35、第二绝缘夹层43、下部蚀刻停止层55、第三绝缘夹层57、上部蚀刻停止层65、第四绝缘夹层67、下部盖图案76、上部盖图案96、下部互连111、112、121、122、123、124和125、接触孔211H、212H、221H、222H、223H、224H、225H、226H、227H和228H、接触插塞211、212、221、222、223、224、225、226、227和228、以及上部互连311、321、322、323、324和325。下部蚀刻停止层55可以包括第一蚀刻停止层51和第二蚀刻停止层52。参照图12，第一下部虚设互连121可以包括第一下部阻挡层71、第二下部阻挡层72、下部籽晶层73和下部导电层74。下部盖图案76可以形成在第一下部虚设互连121上。第一虚设接触插塞221可以包括第一接触阻挡层81、第二接触阻挡层82、接触籽晶层83和接触导电层84。第一虚设接触插塞221可以穿过下部盖图案76并填充形成在第一下部虚设互连121内部的凹陷区域PDUC。第一虚设接触插塞221的下端可以形成在比第一下部虚设互连121的上端更低的水平处。第一接触阻挡层81可以与下部导电层74接触，例如直接接触。第一上部虚设互连321可以包括第一上部阻挡层91、第二上部阻挡层92、上部籽晶层93和上部导电层94。第一上部阻挡层层91可以与第一虚设接触插塞221的上表面接触，例如直接接触。上部盖图案96可以形成在第一上部虚设互连321上。参照图13，在一个示例实施方式中，第一虚设接触插塞221可以形成在下部盖图案76上。下部盖图案76可以在第一下部虚设互连121与第一虚设接触插塞221之间。图14是用于描述根据发明构思的示例实施方式的包括虚设接触插塞的半导体器件的剖视图。参照图14，根据发明构思的实施方式的半导体器件可以包括衬底21、下部绝缘层24、多个有源无源器件25、第一绝缘夹层33、下部插塞35、第二绝缘夹层43、下部蚀刻停止层55、第三绝缘夹层57、上部蚀刻停止层65、第四绝缘夹层67、下部盖图案76、上部盖图案96、下部互连111、112、121、122、123、124和125、接触孔211H、212H、221H、222H、223H、224H、225H、226H、227H和228H、接触插塞211、212、221、222、223、224、225、226、227和228、以及上部互连311、321、322、323、324和325。下部蚀刻停止层55可以包括相对于第三绝缘夹层57具有蚀刻选择性的材料。图15是用于描述根据发明构思的示例实施方式的包括虚设接触插塞的半导体器件的布局图。参照图15，第二下部虚设互连122、第二虚设接触插塞222、第六虚设接触插塞226、第八虚设接触插塞228和第四上部虚设互连324可以在衬底21上的第一虚设区域21A中。第二虚设接触插塞222可以重叠第二下部虚设互连122。第六虚设接触插塞226可以部分地重叠于第四上部虚设互连324之下。第六虚设接触插塞226和第四上部虚设互连324的重叠面积可以小于第六虚设接触插塞226的面积的0.5倍。第八虚设接触插塞228可以被解释为不与第二下部虚设互连122和第四上部虚设互连324重叠。第六虚设接触插塞226和第八虚设接触插塞228可以被解释为离轴虚设接触插塞。在一个示例实施方式中，第二下部虚设互连122可以对应于下部主互连。第四上部虚设互连324可以对应于上部主互连。第一下部虚设互连121、第一虚设接触插塞221、第八虚设接触插塞228和第一上部虚设互连321可以形成在衬底21的第二虚设区域21B内。第一虚设接触插塞221可以重叠第一下部虚设互连121和第一上部虚设互连321。第八虚设接触插塞228可以被解释为不与第一下部虚设互连121和第一上部虚设互连321重叠。第一下部虚设互连121、第一虚设接触插塞221、第八虚设接触插塞228和第一上部虚设互连321可以形成在衬底21的第三虚设区域21C内。第一虚设接触插塞221可以重叠第一下部虚设互连121和第一上部虚设互连321。图16至20及27至30是用于描述根据发明构思的示例实施方式的形成半导体器件的方法的剖视图，图21至26是示出图20的一部分的局部放大图。根据一个示例实施方式的形成半导体器件的方法可以包括执行单镶嵌工艺。参照图16，下部绝缘层24和多个有源无源器件25可以形成在衬底21上。衬底21可以包括诸如硅晶片或绝缘体上硅SOI晶片的半导体衬底。下部绝缘层24可以包括硅氧化物、硅氮化物、硅氮氧化物或其组合。多个有源无源器件25可以包括诸如鳍式场效应晶体管finFET、平面晶体管和互连的各种类型的器件。第一绝缘夹层33可以形成为覆盖例如完全地覆盖衬底21。穿过第一绝缘夹层33并连接到从有源无源器件25中选择的一个有源无源器件的下部插塞35可以被形成。第一绝缘夹层33可以包括硅氧化物、硅氮化物、硅氮氧化物、低K电介质或其组合。下部插塞35可以包括金属、金属氮化物、金属硅化物、多晶硅、导电碳或其组合。第二绝缘夹层43可以形成在第一绝缘夹层33上。第二绝缘夹层43可以包括硅氧化物、硅氮化物、硅氮氧化物、低K电介质或其组合。下部互连111、112、121、123、124和125可以形成在第二绝缘夹层43内部。第二绝缘夹层43以及下部互连111、112、121、123、124和125的上表面可以共平面或实质上共平面。如图2所示，下部互连111、112、121、123、124和125的每个可以包括第一下部阻挡层71、第二下部阻挡层72、下部籽晶层73和下部导电层74。下部盖图案76可以形成在下部互连111、112、121、123、124和125上。形成下部互连111、112、121、123、124和125的工艺可以包括执行薄膜形成工艺和平坦化工艺。平坦化工艺可以包括执行CMP工艺和或回蚀刻工艺。第一下部阻挡层71和第二下部阻挡层72可以形成为围绕下部籽晶层73和下部导电层74的侧表面和底部。第一下部阻挡层71可以包括Ti、TiN、Ta、TaN或其组合。第二下部阻挡层72可以形成在第一下部阻挡层71与下部籽晶层73之间。第二下部阻挡层72可以包括Co、Ru、Ni、Mn或其组合。在一个示例实施方式中，第二下部阻挡层72可以包括钴Co层。下部籽晶层73和下部导电层74可以包括金属、金属氮化物、金属硅化物、导电碳或其组合。例如，下部籽晶层73可以使用化学气相沉积CVD方法、物理气相沉积PVD方法或其组合形成在第二下部阻挡层72上。下部导电层74可以使用电镀方法形成。然而，发明构思不限于此。在一个示例实施方式中，下部籽晶层73和下部导电层74可以包括铜Cu。下部籽晶层73可以被省略。下部互连111、112、121、123、124和125可以包括第一下部主互连111、第二下部主互连112、第一下部虚设互连121、第三下部虚设互连123、第四下部虚设互连124和第五下部虚设互连125。第一下部主互连111可以连接到下部插塞35。下部盖图案76可以使用选择性沉积技术被形成。例如，下部盖图案76可以包括通过使用100:1或更高的选择性的CVD方法而形成的钴Co层。第二下部阻挡层72和下部盖图案76可以用于改善下部导电层74的电迁移EM特性。下部蚀刻停止层55可以形成在第二绝缘夹层43和下部盖图案76上。第三绝缘夹层57可以形成在下部蚀刻停止层55上。掩模层59L可以形成在第三绝缘夹层57上。下部蚀刻停止层55可以包括第一蚀刻停止层51、在第一蚀刻停止层51上的第二蚀刻停止层52、以及在第二蚀刻停止层52上的第三蚀刻停止层53。第二蚀刻停止层52可以比第一蚀刻停止层51或第三蚀刻停止层53更厚。第三绝缘夹层57可以包括硅氧化物、硅氮化物、硅氮氧化物、低K电介质或其组合。掩模层59L可以包括相对于第三绝缘夹层57具有蚀刻选择性的材料。在一个示例实施方式中，掩模层59L可以包括TiN。第三绝缘夹层57可以包括低K电介质。第三蚀刻停止层53可以比掩模层59L更薄。第三蚀刻停止层53可以包括相对于第三绝缘夹层57具有蚀刻选择性的材料。第三蚀刻停止层53可以包括当执行去除掩模层59L的工艺时被容易地与掩模层59L同时去除的材料。在一个示例实施方式中，第三蚀刻停止层53可以包括AlOC、AlO、AlON或其组合。第二蚀刻停止层52可以包括相对于第三蚀刻停止层53具有蚀刻选择性的材料。在一个示例实施方式中，第二蚀刻停止层52可以包括氧掺杂的SiCODC。第一蚀刻停止层51可以包括相对于第三绝缘夹层57、第二蚀刻停止层52、下部盖图案76、以及下部互连111、112、121、123、124和125具有蚀刻选择性的材料。在一个示例实施方式中，第一蚀刻停止层51可以包括AlN。参照图17，硬掩模图案59可以通过图案化掩模层59L被形成。穿过第三绝缘夹层57的接触孔211H、212H、221H、224H、225H、226H、227H和228H可以被形成。使用硬掩模图案59作为蚀刻掩模的各向异性蚀刻工艺可以应用于接触孔211H、212H、221H、224H、225H、226H、227H和228H的形成。例如，多合一AIO，all-in-one蚀刻工艺可以用于接触孔211H、212H、221H、224H、225H、226H、227H和228H的形成。第三蚀刻停止层53可以被暴露在接触孔211H、212H、221H、224H、225H、226H、227H和228H的底部。在衬底21上的相邻区域中，接触孔211H、212H、221H、224H、225H、226H、227H和228H的密度及开口率可以相同或实质上相同。在衬底21上的相邻区域中，接触孔211H、212H、221H、224H、225H、226H、227H和228H之间的间隙可以相同或实质上相同，并且接触孔211H、212H、221H、224H、225H、226H、227H和228H的形状可以相同或实质上相同。接触孔211H、212H、221H、224H、225H、226H、227H和228H可以包括第一主接触孔211H、第二主接触孔212H、第一虚设接触孔221H、第四虚设接触孔224H、第五虚设接触孔225H、第六虚设接触孔226H、第七虚设接触孔227H和第八虚设接触孔228H。参照图18，第三绝缘夹层57的上表面可以通过去除硬掩模图案59被暴露。第三蚀刻停止层53可以包括当执行去除硬掩模图案59的工艺时被容易地与硬掩模图案59同时去除的材料。在一个示例实施方式中，硬掩模图案59可以包括TiN，并且第三蚀刻停止层53可以包括AlOC、AlO、AlON或其组合。在硬掩模图案59被去除的同时，暴露在接触孔211H、212H、221H、224H、225H、226H、227H和228H的底部处的第三蚀刻停止层53也可以被去除。第二蚀刻停止层52可以被暴露在接触孔211H、212H、221H、224H、225H、226H、227H和228H的底部。参照图19，通过执行顶部拐角圆化TCR蚀刻工艺，第三绝缘夹层57的与接触孔211H、212H、221H、224H、225H、226H、227H和228H的上端相邻的边缘可以形成为圆化的。接触孔211H、212H、221H、224H、225H、226H、227H和228H的上部区域可以扩大。TCR蚀刻工艺可以包括使用等离子体执行蚀刻工艺。当执行TCR蚀刻工艺时，第二蚀刻停止层52和第一蚀刻停止层51可用于防止或减少在下部盖图案76和下部互连111、112、121、123、124和125上发生等离子体损坏的可能性。当执行TCR蚀刻工艺时，第二蚀刻停止层52可以用于减少对第一蚀刻停止层51的蚀刻损伤。当执行TCR蚀刻工艺时，第二蚀刻停止层52可以被去除，并且第一蚀刻停止层51可以被暴露在接触孔211H、212H、221H、224H、225H、226H、227H和228H的底部。参照图20和21，通过去除第一蚀刻停止层51，下盖图案76可以被暴露在接触孔211H、212H、221H、224H和225H的底部。第二绝缘夹层43可以被暴露在第四虚设接触孔224H、第五虚设接触孔225H、第六虚设接触孔226H、第七虚设接触孔227H和第八虚设接触孔228H的底部。参照图22，在一个示例实施方式中，下部蚀刻停止层55可以在横向方向上突出并在第一虚设接触孔221H的下部区域中具有台阶形状。例如，第一虚设接触孔221H在第三蚀刻停止层53所穿过的区域中的横向宽度可以小于第一虚设接触孔221H在第三绝缘夹层57所穿过的区域中的横向宽度。第一虚设接触孔221H在第二蚀刻停止层52所穿过的区域中的横向宽度可以小于第一虚设接触孔221H在第三蚀刻停止层53所穿过的区域中的横向宽度。第一虚设接触孔221H在第一蚀刻停止层51所穿过的区域中的横向宽度可以小于第一虚设接触孔221H在第二蚀刻停止层52所穿过的区域中的横向宽度。第三蚀刻停止层53的上表面可以朝向第一虚设接触孔221H的内部而非朝向第三绝缘夹层57的侧表面横向地突出。第一蚀刻停止层51、第二蚀刻停止层52和第三蚀刻停止层53可以在第一虚设接触孔221H中具有台阶形状。参照图23，在第一虚设接触孔221H的下部区域中，下部蚀刻停止层55可以在横向方向上突出。第一虚设接触孔221H在下部蚀刻停止层55所穿过的区域中的横向宽度可以小于第一虚设接触孔221H在第三绝缘夹层57所穿过的区域中的横向宽度。第三蚀刻停止层53的上表面可以朝向第一虚设接触孔221H的内部而非朝向第三绝缘夹层57的侧表面横向地突出。参照图24，第三蚀刻停止层53的上表面可以朝向第一虚设接触孔221H的内部而非第三绝缘夹层57的侧表面横向地突出。第二蚀刻停止层52的上表面可以朝向第一虚设接触孔221H的内部而非第三蚀刻停止层53的侧表面横向地突出。参照图25，第一蚀刻停止层51的上表面可以朝向第一虚设接触孔221H的内部而非第二蚀刻停止层52的侧表面横向地突出。参照图26，第一虚设接触孔221H在第二蚀刻停止层52所穿过的区域中的横向宽度可以大于第一虚设接触孔221H在第三蚀刻停止层53所穿过的区域中的横向宽度。底切区域可以形成在第三蚀刻停止层53之下。第一虚设接触孔221H在第一蚀刻停止层51所穿过的区域中的横向宽度可以小于第一虚设接触孔221H在第二蚀刻停止层52所穿过的区域中的横向宽度。参照图27，顺序地堆叠并填充接触孔211H、212H、221H、224H、225H、226H、227H和228H的内部的第一接触阻挡层81、第二接触阻挡层82、接触籽晶层83和接触导电层84可以被形成。第一接触阻挡层81可以与下部盖图案76接触，例如直接接触。第一接触阻挡层81可以包括Ti、TiN、Ta、TaN或其组合。第二接触阻挡层82可以包括Co、Ru、Ni、Mn或其组合。在一个示例实施方式中，第二接触阻挡层82可以包括钴Co层。接触籽晶层83和接触导电层84可以包括金属、金属氮化物、金属硅化物、导电碳或其组合。例如，接触籽晶层83可以使用CVD方法、PVD方法或其组合形成在第二接触阻挡层82上。接触导电层84可以使用电镀方法形成。在一个示例实施方式中，接触籽晶层83和接触导电层84可以包括铜Cu。接触籽晶层83可以被省略。第二接触阻挡层82可以用于改善接触导电层84的EM特性。参照图28，接触插塞211、212、221、224、225、226、227和228可以通过执行诸如CMP工艺的平坦化工艺直到第三绝缘夹层57被暴露而部分地去除接触导电层84、接触籽晶层83、第二接触阻挡层82和第一接触阻挡层81来形成。接触插塞211、212、221、224、225、226、227和228以及第三绝缘夹层57的上表面可以在相同或实质相同的平面上被暴露。在一个示例实施方式中，接触插塞211、212、221、224、225、226、227和228的上表面可以向下凹入，如图3或4所示。接触插塞211、212、221、224、225、226、227和228可以包括第一主接触插塞211、第二主接触插塞212、第一虚设接触插塞221、第四虚设接触插塞224、第五虚设接触插塞225、第六虚设接触插塞226、第七虚设接触插塞227和第八虚设接触插塞228。第一主接触插塞211和第二主接触插塞212可以重叠第一下部主互连111和第二下部主互连112。第一虚设接触插塞221可以重叠第一下部虚设互连121。第四虚设接触插塞224和第五虚设接触插塞225可以部分地重叠第三下部虚设互连123和第四下部虚设互连124。第四虚设接触插塞224的垂直中心轴可以位于第三下部虚设互连123外部。第五虚设接触插塞225的垂直中心轴可以位于第四下部虚设互连124外部。第六虚设接触插塞226、第七虚设接触插塞227和第八虚设接触插塞228可以形成在第二绝缘夹层43上。第六虚设接触插塞226、第七虚设接触插塞227和第八虚设接触插塞228可以被解释为不与下部互连111、112、121、123、124和125重叠。第四虚设接触插塞224、第五虚设接触插塞225、第六虚设接触插塞226、第七虚设接触插塞227和第八虚设接触插塞228可以被解释为离轴虚设接触插塞。在衬底21上的相邻区域中，接触插塞211、212、221、224、225、226、227和228的密度、间隙和形状可以相同或实质相同。与常规器件相比，可以减少或显著地减少由形成接触插塞211、212、221、224、225、226、227和228的平坦化工艺导致的诸如凹陷的缺陷。接触插塞211、212、221、224、225、226、227和228可以通过执行单镶嵌工艺而形成。在一个示例实施方式中，与参照图5描述的那些相似的通路盖图案86可以形成在接触插塞211、212、221、224、225、226、227和228上。通路盖图案86可以使用选择性沉积技术形成。例如，通路盖图案86可以包括通过使用100:1或更高的选择性的CVD方法而形成的钴Co层。通路盖图案86可以突出在比第三绝缘夹层57的上表面更高的水平处。在一个示例实施方式中，通路盖图案86可以使用薄膜形成工艺和图案化工艺而形成。通路盖图案86可以被省略。参照图29，上部蚀刻停止层65和第四绝缘夹层67可以顺序地形成在接触插塞211、212、221、224、225、226、227和228以及第三绝缘夹层57上。第四绝缘夹层67可以包括硅氧化物、硅氮化物、硅氮氧化物、低K电介质或其组合。上部蚀刻停止层65可以包括相对于第四绝缘夹层67具有蚀刻选择性的材料。例如，上部蚀刻停止层65可以包括氮化物。穿过第四绝缘夹层67和上部蚀刻停止层65的沟槽可以被形成。被堆叠例如被顺序堆叠并覆盖所述沟槽和第四绝缘夹层67的第一上部阻挡层91、第二上部阻挡层92、上部籽晶层93和上部导电层94可以被形成。第一上部阻挡层91可以与接触插塞211、212、221、224、225、226、227和228的上表面接触，例如直接接触。第一上部阻挡层91可以包括Ti、TiN、Ta、TaN或其组合。第二上部阻挡层92可以包括Co、Ru、Ni、Mn或其组合。在一个示例实施方式中，第二上部阻挡层92可以包括钴Co层。上部籽晶层93和上部导电层94可以包括金属、金属氮化物、金属硅化物、导电碳或其组合。例如，上部籽晶层93可以使用CVD方法、PVD方法或其组合形成在第二上部阻挡层92上。上部导电层94可以使用电镀方法形成。在一个示例实施方式中，上部籽晶层93和上部导电层94可以包括铜Cu。上部籽晶层93可以被省略。参照图30，上部互连311、321、323、324和325可以通过执行诸如CMP工艺的平坦化工艺直到第四绝缘夹层67被暴露而部分地去除上部导电层94、上部籽晶层93、第二上部阻挡层92和第一上部阻挡层91来形成。上部互连311、321、323、324和325以及第四绝缘夹层67的上表面可以在相同或实质相同的平面上被暴露。上部互连311、321、323、324和325可以包括上部主互连311、第一上部虚设互连321、第三上部虚设互连323、第四上部虚设互连324和第五上部虚设互连325。第一主接触插塞211可以重叠上部主互连311。第一虚设接触插塞221可以重叠第一上部虚设互连321。第五虚设接触插塞225、第六虚设接触插塞226和第七虚设接触插塞227可以部分地重叠第三上部虚设互连323、第四上部虚设互连324和第五上部虚设互连325。第五虚设接触插塞225的垂直中心轴可以位于第三上部虚设互连323外部。第六虚设接触插塞226的垂直中心轴可以位于第四上部虚设互连324外部。第七虚设接触插塞227的垂直中心轴可以位于第五上部虚设互连325外部。再次参照图1，上部盖图案96可以形成在上部互连311、321、323、324和325上。上部盖图案96可以使用选择性沉积技术而形成。例如，上部盖图案96可以包括通过使用100:1或更高的选择性的CVD方法而形成的钴Co层。上部盖图案96可以突出在比第四绝缘夹层67的上表面更高的水平处。第二上部阻挡层92和上部盖图案96可以用于改善上部导电层94的EM特性。在一个示例实施方式中，上部盖图案96可以使用薄膜形成工艺和图案化工艺而形成。上部盖图案96可以被省略。图31至36、39和40是用于描述根据发明构思的示例实施方式的形成半导体器件的方法的剖视图，图37和38是示出图36的一部分的局部放大图。参照图31，下部绝缘层24和多个有源无源器件25、第一绝缘夹层33、下部插塞35、第二绝缘夹层43、下部互连111、112、121、123、124和125、以及下部盖图案76可以形成在衬底21上。下部蚀刻停止层55可以形成在第二绝缘夹层43和下部盖图案76上。第三绝缘夹层57可以形成在下部蚀刻停止层55上。掩模层59L可以形成在第三绝缘夹层57上。下部蚀刻停止层55可以包括第一蚀刻停止层51和在第一蚀刻停止层51上的第二蚀刻停止层52。第二蚀刻停止层52可以比第一蚀刻停止层51更厚。第二蚀刻停止层52可以包括ODC。第一蚀刻停止层51可以包括相对于第三绝缘夹层57、第二蚀刻停止层52、下部盖图案76以及下部互连111、112、121、123、124和125具有蚀刻选择性的材料。在一个示例实施方式中，第一蚀刻停止层51可以包括AlN。参照图32，硬掩模图案59可以通过图案化掩模层59L而形成。穿过第三绝缘夹层57的接触孔211H、212H、221H、224H、225H、226H、227H和228H可以被形成。第二蚀刻停止层52可以被暴露在接触孔211H、212H、221H、224H、225H、226H、227H和228H的底部。参照图33，通过去除第二蚀刻停止层52，第一蚀刻停止层51可以被暴露在接触孔211H、212H、221H、224H、225H、226H、227H和228H的底部。参照图34，通过去除硬掩模图案59，第三绝缘夹层57的上表面可以被暴露。当执行去除硬掩模图案59的工艺同时，暴露在接触孔211H、212H、221H、224H、225H、226H、227H和228H的底部的第一蚀刻停止层51也可以被去除。下部盖图案76可以被暴露在接触孔211H、212H、221H、224H和225H的底部。参照图35，通过执行TCR蚀刻工艺，第三绝缘夹层57的与接触孔211H、212H、221H、224H、225H、226H、227H和228H的上端相邻的边缘可以形成为圆化的。接触孔211H、212H、221H、224H、225H、226H、227H和228H的上部区域可以扩大。TCR蚀刻工艺可以包括使用等离子体执行蚀刻工艺。当执行TCR蚀刻工艺时，下部盖图案76以及下部互连111、112、121、123和124中可出现等离子体损伤区域PD。参照图36和37，当执行清洁工艺时，等离子体损伤区域PD可以被去除并且凹陷区域PDUC可以在内部，例如形成在下部盖图案76以及下部互连111、112、121、123和124内部。凹陷区域PDUC可以与接触孔211H、212H、221H、224H和225H的下部连通。参照图38，在一个示例实施方式中，下部盖图案76可以留在第一虚设接触孔221H的下部中。参照图39，接触插塞211、212、221、224、225、226、227和228可以被形成。接触插塞211、212、221、224和225可以填充凹陷区域PDUC的内部。参照图40，上部蚀刻停止层65和第四绝缘夹层67可以顺序地形成在接触插塞211、212、221、224、225、226、227和228以及第三绝缘夹层57上。穿过第四绝缘夹层67和上部蚀刻停止层65的上部互连311、321、323、324和325可以被形成。再次参照图11，上部盖图案96可以形成在上部互连311、321、323、324和325上。根据发明构思的示例实施方式，能提供一种离轴虚设接触插塞。在衬底上的相邻区域中，接触插塞的密度、间隙和形状能形成为相同或实质相同。与常规器件相比，可以减少或显著地减少由形成接触插塞的平坦化工艺导致的缺陷。可以体现有利于减少互连工艺中的缺陷并实现高集成的半导体器件。虽然已经参照附图描述了发明构思的实施方式，但是本领域技术人员应理解，可以进行各种各样的修改而不脱离发明构思的范围并且不改变必要特征。因此，上述实施方式应仅在描述性的意义上被理解并且不是为了限制的目的。本申请要求2017年8月11日向韩国知识产权局提交的韩国专利申请第10-2017-0102492号的优先权和权益，其公开通过引用全文合并于此。

权利要求：1.一种半导体器件，包括：在衬底上的绝缘层；穿过所述绝缘层的多个主接触插塞和多个虚设接触插塞；以及在所述绝缘层上的多个上部互连，其中，所述多个虚设接触插塞包括第一虚设接触插塞，所述多个上部互连包括重叠所述第一虚设接触插塞的第一上部互连，以及所述第一虚设接触插塞的垂直中心轴位于所述第一上部互连外部。2.根据权利要求1所述的半导体器件，其中所述第一虚设接触插塞和所述上部互连的重叠面积小于所述第一虚设接触插塞的上表面的面积的0.5倍。3.根据权利要求1所述的半导体器件，其中所述第一虚设接触插塞与所述上部互连之间的界面在比所述绝缘层的上表面更低的水平处。4.根据权利要求1所述的半导体器件，其中所述多个主接触插塞和所述多个虚设接触插塞的上表面在比所述绝缘层的上端更低的水平处。5.根据权利要求1所述的半导体器件，其中所述第一虚设接触插塞与所述第一上部互连之间的界面与所述绝缘层的上表面实质上共平面。6.根据权利要求1所述的半导体器件，其中所述多个上部互连的每个包括上部导电层以及构造为围绕所述上部导电层的侧表面和下部的上部阻挡层，以及所述上部阻挡层形成在所述上部导电层与所述第一虚设接触插塞之间。7.根据权利要求1所述的半导体器件，其中所述多个虚设接触插塞包括第二虚设接触插塞，以及所述第二虚设接触插塞与所述多个上部互连间隔开。8.根据权利要求1所述的半导体器件，还包括：在所述衬底与所述绝缘层之间的多个下部互连，其中，所述多个下部互连包括重叠于所述第一虚设接触插塞之下的第一下部互连，以及所述第一虚设接触插塞的所述垂直中心轴位于所述第一下部互连外部。9.根据权利要求1所述的半导体器件，还包括：在所述衬底与所述绝缘层之间的多个下部互连，其中，所述多个虚设接触插塞包括第三虚设接触插塞，所述多个下部互连包括重叠于所述第三虚设接触插塞之下的第二下部互连，以及所述第三虚设接触插塞的垂直中心轴位于所述第二下部互连外部。10.根据权利要求1所述的半导体器件，还包括：在所述衬底与所述绝缘层之间的下部虚设互连，其中，所述多个虚设接触插塞包括第四虚设接触插塞，所述多个上部互连包括上部虚设互连，以及所述第四虚设接触插塞的垂直中心轴重叠所述下部虚设互连和所述上部虚设互连。11.一种半导体器件，包括：在衬底上的第一绝缘层；在所述第一绝缘层内部的多个下部互连；在所述第一绝缘层和所述多个下部互连上的蚀刻停止层；在所述蚀刻停止层上的第二绝缘层；穿过所述第二绝缘层和所述蚀刻停止层的多个主接触插塞和多个虚设接触插塞；以及在所述第二绝缘层上的多个上部互连，其中，所述多个虚设接触插塞包括第一虚设接触插塞，所述多个上部互连包括重叠所述第一虚设接触插塞的第一上部互连，以及所述第一虚设接触插塞的垂直中心轴位于所述第一上部互连外部。12.根据权利要求11所述的半导体器件，其中所述蚀刻停止层包括：在所述第一绝缘层和所述多个下部互连上的第一蚀刻停止层；在所述第一蚀刻停止层上的第二蚀刻停止层，以及在所述第二蚀刻停止层上的第三蚀刻停止层，其中，所述第三蚀刻停止层包括相对于所述第二绝缘层具有蚀刻选择性的材料，所述第二蚀刻停止层包括相对于所述第三蚀刻停止层具有蚀刻选择性的材料，以及所述第一蚀刻停止层包括相对于所述第二蚀刻停止层和所述多个下部互连具有蚀刻选择性的材料。13.根据权利要求12所述的半导体器件，其中，所述第一蚀刻停止层包括AlN，所述第二蚀刻停止层包括氧掺杂的SiCODC，以及所述第三蚀刻停止层包括AlOC、AlO、AlON中的至少一种。14.根据权利要求12所述的半导体器件，其中，所述第二蚀刻停止层在所述第一蚀刻停止层与所述第三蚀刻停止层之间，以及所述第二蚀刻停止层比所述第一蚀刻停止层和所述第三蚀刻停止层中的至少一个更厚。15.根据权利要求11所述的半导体器件，其中所述主接触插塞和所述虚设接触插塞的与所述蚀刻停止层相邻的下部具有比所述主接触插塞和所述虚设接触插塞的上部更窄的宽度。16.根据权利要求11所述的半导体器件，其中与所述主接触插塞和所述虚设接触插塞的下部相邻的所述蚀刻停止层具有台阶形状。17.根据权利要求11所述的半导体器件，其中所述第二绝缘层的与所述主接触插塞和所述虚设接触插塞的上端相邻的边缘被圆化。18.根据权利要求11所述的半导体器件，其中，所述多个下部互连包括重叠于所述第一虚设接触插塞之下的第一下部导电图案，以及所述第一虚设接触插塞的所述垂直中心轴位于所述第一下部导电图案外部。19.根据权利要求18所述的半导体器件，还包括：构造为覆盖所述多个下部互连的上表面的下部盖图案，其中，所述下部盖图案的每个的至少一部分在所述第一虚设接触插塞与所述第一下部导电图案之间。20.一种半导体器件，包括：在衬底上的第一绝缘层；在所述第一绝缘层内部的多个下部互连；在所述第一绝缘层和所述多个下部互连上的蚀刻停止层；在所述蚀刻停止层上的第二绝缘层；穿过所述第二绝缘层和所述蚀刻停止层的多个主接触插塞和多个虚设接触插塞；以及在所述第二绝缘层上的多个上部互连，其中，所述蚀刻停止层包括在所述第一绝缘层和所述多个下部互连上的第一蚀刻停止层、在所述第一蚀刻停止层上的第二蚀刻停止层、以及在所述第二蚀刻停止层上的第三蚀刻停止层，所述第三蚀刻停止层包括相对于所述第二绝缘层具有蚀刻选择性的材料，所述第二蚀刻停止层包括相对于所述第三蚀刻停止层具有蚀刻选择性的材料，以及所述第一蚀刻停止层包括相对于所述第二蚀刻停止层和所述多个下部互连具有蚀刻选择性的材料。

百度查询： 三星电子株式会社 包括虚设接触的半导体器件

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD