申请/专利权人：深圳平创半导体有限公司;重庆平创半导体研究院有限责任公司

申请日：2023-08-08

公开（公告）日：2024-02-09

公开（公告）号：CN116721925B

主分类号：H01L21/336

分类号：H01L21/336;H01L29/423;H01L29/78

优先权：

专利状态码：有效-授权

法律状态：2024.02.09#授权;2023.09.26#实质审查的生效;2023.09.08#公开

摘要：本发明属于功率半导体技术领域，具体涉及一种集成SBD的碳化硅SGT‑MOSFET及其制备方法，集成SBD的碳化硅SGT‑MOSFET包括：碳化硅衬底、N‑型漂移区、设置于所述N‑型漂移区内的第一沟槽和第二沟槽、第一P+型掺杂区、第二P+型掺杂区、P阱区、N+型掺杂区、第一欧姆接触区、肖特基接触区、屏蔽栅、控制栅以及碳化硅衬底的另一个表面上设置第二欧姆接触区等。本发明通过两个P+型掺杂区有效提升反向击穿电压，降低反向漏电，所述第二沟槽上方沉积有金属层，形成内嵌SBD，内嵌SBD可以优化传统MOSFET的体二极管抗浪涌能力低的问题，而且反向续流能力也可以得到加强。

主权项：1.集成SBD的碳化硅SGT-MOSFET，其特征在于，包括：碳化硅衬底；N-型漂移区，位于所述碳化硅衬底的一个表面上；设置于所述N-型漂移区内的第一沟槽和第二沟槽；所述第一沟槽和第二沟槽通过间隔壁分隔；所述间隔壁由未被刻蚀的N-型漂移区通过离子注入获得；第一P+型掺杂区，设置于所述第一沟槽底部；第二P+型掺杂区，设置于所述第二沟槽底部；P阱区，设置于所述间隔壁内；N+型掺杂区，位于所述P阱区上方；第一欧姆接触区，位于所述N+型掺杂区上方；所述第二沟槽的底部和侧面设置的第一氧化层和第二氧化层，底部的第一氧化层上设有安装孔，所述安装孔中设置SBD形成的肖特基接触区；所述肖特基接触区上方设置的第三氧化层，并在该第三氧化层上设置屏蔽栅；其中所述肖特基接触区和屏蔽栅之间紧密贴附，通过版图与第一欧姆接触区共同作为功率器件的源极连出；所述屏蔽栅上方设置的第四氧化层，在该第四氧化层上方设置的控制栅；其中，控制栅和屏蔽栅平行布置，控制栅的下端与屏蔽栅之间通过第四氧化层间隔布置，控制栅的侧面与P阱区相对布置，控制栅的侧面与P阱区之间通过所述第二氧化层间隔布置；在所述控制栅上方与第一沟槽上方通过沉积的钝化层防止漏电；所述碳化硅衬底的另一个表面上设置第二欧姆接触区；所述第二沟槽底部沉积有第一金属层，第一金属层和间隔壁不接触，且与底部的第二P+型掺杂区部分接触，高温退火形成金半接触，以形成所述肖特基接触区，所述第一金属层与所述第二P+型掺杂区部分接触形成欧姆接触，所述肖特基接触区位于两个所述第二P+型掺杂区中间；所述P阱区的底部低于第一P+型掺杂区的顶部，但高于第一P+型掺杂区结构的底部；所述第一P+型掺杂区的注入深度小于P阱区的注入深度。

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